DRAM dat geheugencellen verticaal in veel lagen stapelt om de capaciteit te vergroten zonder alleen op verkleining in het vlak te steunen. Het omgaan met de condensator is de grootste uitdaging, en in het midden van de jaren 2020 bevindt het zich nog in onderzoek en ontwikkeling.
Japanse benaming: 3D DRAM
“3D DRAM” komt voor in 1 oefenvragen uit 1 onderwerpen, bijv. DRAM.
Vakgebied: DRAM
DRAM slaat een bit op in een 1T1C-cel van één transistor en één condensator. De condensator heeft een zekere capaciteit nodig om een leesbaar signaal te geven, dus naarmate de cellen kleiner werden, is hij een dunne, diepe cilinder met een zeer hoge aspectverhouding geworden. Het verkleinen van de celtransistor maakt het ook moeilijker om de lekstroom laag en de weerstand van de woordlijn aanvaardbaar te houden. DRAM is in capaciteit gegroeid door de afmetingen in het vlak te verkleinen, maar alleen daarmee doorgaan wordt moeilijk.
NAND-flash werd driedimensionaal door honderden lagen die elk een woordlijn vormen te stapelen en verticale gaten in één keer door allemaal te etsen om reeksen cellen te vormen. Voor DRAM is hetzelfde moeilijk, omdat elke cel een condensator nodig heeft en de huidige condensatoren zo hoog zijn dat ze niet zomaar te stapelen zijn. Onderzoekers bestuderen daarom structuren waarin de celtransistor en de condensator in elke laag liggend worden geplaatst en veel lagen worden gestapeld. Een liggende cel neemt echter meer oppervlak per laag in, zodat veel lagen nodig zijn voordat het resultaat planair DRAM in dichtheid verslaat.
Voor gestapelde liggende cellen vormt één benadering door epitaxiale groei tientallen afwisselende lagen silicium en silicium-germanium (SiGe), en maakt de cellen uit die stapel. In 2025 meldden imec en de Universiteit Gent dat ze tot 120 Si/SiGe-dubbellagen op wafels van 300 mm hadden gegroeid. Cellen zonder condensator zijn een andere route: de tweetransistorcel (2T0C) met IGZO-oxidehalfgeleidertransistors, die imec in 2020 rapporteerde, benut een extreem lage uit-stroom om lading op de parasitaire capaciteit van de leestransistor vast te houden. Oxidehalfgeleiders kunnen bij lage temperatuur worden gevormd, wat het ook makkelijker maakt ze boven bedradingslagen te stapelen.
Bij epitaxiale groei van veel lagen veroorzaakt de rek door de roosterafwijking tussen Si en SiGe gemakkelijk defecten, en dat wordt moeilijker naarmate het aantal lagen groeit. Ook laterale ets en depositie moeten gelijkmatig diep in hoge structuren reiken. Met liggende condensatoren groeit het celoppervlak per laag, dus de vraag is of genoeg lagen tegen lage kosten kunnen worden gestapeld. In het midden van de jaren 2020 wordt 3D DRAM onderzocht door geheugenfabrikanten en onderzoeksinstituten, en er is geen datum voor volumeproductie vastgesteld.
Antwoord: A. Geheugencellen worden verticaal gestapeld, zodat de capaciteit toeneemt zonder alleen op verkleining in het vlak te vertrouwen
Bij DRAM naderen de grenzen van een hogere aspectverhouding van de condensator en verkleining van de celtransistor. Daarom wordt onderzoek en ontwikkeling gedaan aan 3D DRAM, waarbij cellen net als bij 3D NAND verticaal worden gestapeld; overwogen worden onder meer structuren waarin transistor en condensator horizontaal liggen en in vele lagen worden gestapeld, en cellen zonder condensator. Als het slaagt, kan de capaciteit toenemen zonder te vertrouwen op verkleining in het vlak, maar productietechnologie bevindt zich nog in de ontwikkelingsfase.
HBM stapelt voltooide DRAM-chips verticaal met TSV's, het is dus een stapeling van chips. 3D DRAM stapelt de geheugencellen zelf verticaal binnen één chip. Het zijn verschillende technologieën.
Elke DRAM-cel heeft een condensator nodig om lading op te slaan, en de huidige condensatoren zijn zeer hoog. Onderzoekers bestuderen liggende, gestapelde cellen en cellen zonder condensator.
In het midden van de jaren 2020 bevindt het zich in onderzoek en ontwikkeling, en er is geen datum voor volumeproductie vastgesteld. Meerlaagse kristalgroei, de bewerking van diepe structuren en het goedkoop stapelen van veel lagen zijn de uitdagingen.
Daarom wordt onderzoek en ontwikkeling gedaan aan 3D DRAM, waarbij cellen net als bij 3D NAND verticaal worden gestapeld; overwogen worden onder meer structuren waarin transistor en condensator horizontaal liggen en in vele lagen worden gestapeld, en cellen zonder condensator.
Welke uitspraak over de gedachte achter 3D DRAM, dat als mi…DRAM (dynamic random-access memory) Aspectverhouding 3D NAND 1T1C-cel Bank Bitlijn CAS-latency DDR SDRAM DIMM ECC (foutcorrigerende code)