Nombre de cycles d'horloge entre la commande de lecture spécifiant l'adresse de colonne et la sortie des données en DRAM. Abrégée CL ; plus elle est faible, plus la réponse est rapide.
Nom japonais: CASレイテンシ
« Latence CAS » apparaît dans 2 questions d'entraînement réparties sur 1 thèmes, dont DRAM.
Domaine: DRAM
CAS signifie column address strobe (signal d'adresse de colonne). Une lecture en DRAM commence par activer une ligne, qui est copiée dans les amplificateurs de lecture, puis émet une commande de lecture portant l'adresse de colonne. La latence CAS (CL) est le nombre de cycles d'horloge entre cette commande de lecture et l'apparition des premières données en sortie. Le reste de la rafale (burst) suit ensuite sur les fronts d'horloge successifs. Comme CL se compte en cycles, le retard réel en nanosecondes vaut CL multiplié par la période d'horloge, et un CL plus petit n'est plus rapide qu'à fréquence d'horloge égale.
Pour la mémoire DDR, le débit de données est le double de la fréquence d'horloge : la DDR4-3200 effectue 3200 millions de transferts par seconde avec une horloge à 1600 MHz, de période 0,625 ns. CL22 correspond alors à 22 × 0,625 ns ≈ 13,75 ns. La DDR3-1600 utilise une horloge à 800 MHz de période 1,25 ns, si bien que CL11 vaut aussi environ 13,75 ns. Le CL plus élevé de la génération récente masque un retard pratiquement inchangé, car la vitesse de la matrice de cellules mémoire progresse peu d'une génération à l'autre, tandis que l'horloge de l'interface ne cesse d'augmenter.
CL n'est qu'une partie d'un accès. Si la ligne voulue n'est pas ouverte, le contrôleur doit d'abord précharger le banc pour fermer l'ancienne ligne (tRP), puis activer la nouvelle et attendre le délai RAS-CAS (tRCD) avant d'émettre la lecture, et seulement ensuite attendre CL. Les timings sont souvent indiqués ensemble, sous la forme CL-tRCD-tRP. Un accès en page ouverte (page hit), où la ligne est déjà ouverte dans les amplificateurs de lecture, ne demande que CL : les contrôleurs mémoire réordonnent donc les requêtes pour regrouper les accès à une même ligne et augmenter la proportion de page hits.
La latence CAS décrit le temps nécessaire pour obtenir le premier mot, tandis que la bande passante décrit la vitesse du flux de données une fois celui-ci lancé. Les générations de mémoire plus rapides augmentent surtout la bande passante en relevant le débit et la longueur de rafale ; la latence du premier mot en nanosecondes est restée du même ordre. Les charges de travail qui transfèrent de gros blocs profitent de la bande passante, tandis que le parcours de pointeurs et les accès aléatoires qui ratent les caches du processeur sont plus sensibles à la latence. Comparer des modules exige donc de convertir CL en nanosecondes et de tenir compte des autres timings, pas seulement du chiffre CL.
Réponse : B. Le nombre de cycles d'horloge entre la commande de lecture (adresse de colonne) et la sortie des données
La latence CAS est le nombre de cycles d'horloge entre la commande de lecture qui spécifie l'adresse de colonne et la sortie de la première donnée. Le temps réel vaut CL × période d'horloge : pour la DDR4-3200 CL22, 22 × 0,625 ns ≈ 13,75 ns, et pour la DDR3-1600 CL11, 11 × 1,25 ns ≈ 13,75 ns ; malgré des valeurs plus grandes, le temps est presque identique. La vitesse de la matrice de cellules variant peu d'une génération à l'autre, la valeur de CL augmente au fil des générations.
La latence CAS est le nombre de cycles d'horloge mémoire entre une commande de lecture avec adresse de colonne et la sortie des premières données. En la multipliant par la période d'horloge, on obtient le retard réel en nanosecondes.
Seulement à fréquence d'horloge égale. Un module de fréquence plus élevée avec un CL plus grand peut avoir une latence en nanosecondes identique ou inférieure : il faut donc convertir CL à l'aide de la période d'horloge avant de comparer.
Le temps de réponse de la matrice de cellules DRAM en nanosecondes a peu évolué, tandis que la période d'horloge ne cesse de diminuer. Il faut donc davantage de cycles d'horloge pour couvrir à peu près le même retard.
La latence CAS est le nombre de cycles d'horloge entre la commande de lecture qui spécifie l'adresse de colonne et la sortie de la première donnée.
Quelle est la signification correcte de la latence CAS (CL)…Pour la même rangée, il suffit de changer l'adresse de colonne, sans réactivation (temps correspondant à la latence CAS), ce qui est plus rapide que de passer à une autre rangée (précharge + activation + accès colonne).
Pourquoi le temps d'accès d'une DRAM diminue-t-il lors d'ac…Précharge Amplificateur de lecture (sense amplifier) Banc (bank) Cellule 1T1C DDR SDRAM DIMM ECC (code correcteur d'erreurs) Ligne de bit Ligne de mot (word line) LPDDR