DRAM, das Speicherzellen in vielen Lagen vertikal stapelt, um die Kapazität zu erhöhen, ohne sich nur auf planare Verkleinerung zu stützen. Der Umgang mit dem Kondensator ist die größte Herausforderung, und Mitte der 2020er-Jahre befindet es sich noch in Forschung und Entwicklung.
Japanische Bezeichnung: 3D DRAM
„3D-DRAM“ kommt in 1 Übungsfragen aus 1 Themen vor, z. B. DRAM.
Fachgebiet: DRAM
DRAM speichert ein Bit in einer 1T1C-Zelle aus einem Transistor und einem Kondensator. Der Kondensator braucht eine gewisse Kapazität für ein lesbares Signal, daher ist er mit kleiner werdenden Zellen zu einem dünnen, tiefen Zylinder mit sehr hohem Aspektverhältnis geworden. Die Verkleinerung des Zelltransistors erschwert es außerdem, die Leckströme niedrig und den Widerstand der Wortleitung vertretbar zu halten. DRAM ist durch Verkleinerung der planaren Abmessungen gewachsen, doch allein damit weiterzumachen wird schwierig.
NAND-Flash wurde dreidimensional, indem Hunderte Lagen, die jeweils eine Wortleitung bilden, gestapelt und vertikale Löcher durch alle auf einmal geätzt wurden, um Zellketten zu bilden. Bei DRAM ist das schwierig, weil jede Zelle einen Kondensator braucht und heutige Kondensatoren so hoch sind, dass sie sich nicht einfach stapeln lassen. Erforscht werden daher Strukturen, bei denen Zelltransistor und Kondensator in jeder Lage liegend angeordnet und viele Lagen gestapelt werden. Eine liegende Zelle belegt jedoch mehr Fläche pro Lage, sodass viele Lagen nötig sind, bevor das Ergebnis planares DRAM in der Dichte übertrifft.
Für gestapelte liegende Zellen erzeugt ein Ansatz durch epitaktisches Wachstum Dutzende abwechselnder Silizium- und Silizium-Germanium-Lagen (SiGe) und bildet die Zellen aus diesem Stapel. 2025 berichteten imec und die Universität Gent, auf 300-mm-Wafern bis zu 120 Si/SiGe-Doppellagen gewachsen zu haben. Zellen ohne Kondensator sind ein anderer Weg: Die von imec 2020 vorgestellte Zwei-Transistor-Zelle (2T0C) mit IGZO-Oxidhalbleitertransistoren nutzt einen extrem niedrigen Sperrstrom, um Ladung auf der parasitären Kapazität des Lesetransistors zu halten. Oxidhalbleiter lassen sich bei niedriger Temperatur abscheiden, was auch das Stapeln über Verdrahtungslagen erleichtert.
Bei der Epitaxie vieler Lagen erzeugt die Verspannung durch die Gitterfehlanpassung zwischen Si und SiGe leicht Defekte, und das wird mit wachsender Lagenzahl schwieriger. Seitliches Ätzen und Abscheiden müssen zudem gleichmäßig tief in hohe Strukturen hineinreichen. Mit liegenden Kondensatoren wächst die Zellfläche pro Lage, daher ist entscheidend, ob sich genug Lagen kostengünstig stapeln lassen. Mitte der 2020er-Jahre wird 3D-DRAM von Speicherherstellern und Forschungsinstituten erforscht, und ein Termin für die Serienfertigung steht nicht fest.
Antwort: A. Speicherzellen werden vertikal gestapelt, um die Kapazität zu erhöhen, ohne sich allein auf laterale Verkleinerung zu verlassen
Beim DRAM nähern sich das hohe Aspektverhältnis des Kondensators und die Verkleinerung des Zelltransistors der Grenze. Daher wird an 3D-DRAM geforscht, bei dem Zellen wie beim 3D-NAND vertikal gestapelt werden; erwogen werden Strukturen, in denen Transistor und Kondensator liegend in vielen Lagen gestapelt sind, sowie Zellen ohne Kondensator. Bei Realisierung ließe sich die Kapazität ohne laterale Verkleinerung erhöhen, doch die Fertigungstechnik befindet sich noch in der Entwicklung.
HBM stapelt fertige DRAM-Chips mit TSVs vertikal, ist also ein Chipstapel. 3D-DRAM stapelt die Speicherzellen selbst vertikal innerhalb eines einzigen Chips. Es sind unterschiedliche Techniken.
Jede DRAM-Zelle braucht einen Kondensator, um Ladung zu speichern, und heutige Kondensatoren sind sehr hoch. Erforscht werden liegende, gestapelte Zellen und Zellen ohne Kondensator.
Mitte der 2020er-Jahre befindet es sich in Forschung und Entwicklung, und ein Termin für die Serienfertigung steht nicht fest. Mehrlagiges Kristallwachstum, die Bearbeitung tiefer Strukturen und das kostengünstige Stapeln vieler Lagen sind die Herausforderungen.
Daher wird an 3D-DRAM geforscht, bei dem Zellen wie beim 3D-NAND vertikal gestapelt werden; erwogen werden Strukturen, in denen Transistor und Kondensator liegend in vielen Lagen gestapelt sind, sowie Zellen ohne Kondensator.
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