時序分析與CDC

適合設定偽路徑(set_false_path)的路徑是哪一條?

  1. A電路結構上相連,但因選擇條件互斥等理由,實際上訊號不會傳遞的路徑
  2. B時序違規大、難以修正的路徑
  3. C只需每2個週期取入一次資料的路徑
查看答案與解析

正確答案:A. 電路結構上相連,但因選擇條件互斥等理由,實際上訊號不會傳遞的路徑

STA不考慮邏輯的意義,會檢查所有相連的路徑。因此像兩個多工器以同一選擇訊號選擇彼此相反之輸入的電路那樣,即使是實際上不會經過的路徑,也可能出現違規。將這類路徑指定為偽路徑,排除於分析之外。若因難以修正就加以排除,會掩蓋真正的缺陷。每2個週期取入一次的路徑,應作為多週期路徑延長時間並繼續分析。

練習這個領域 前往領域頁面

時序分析與CDC的其他題目

  1. 在週期 2.0 ns、工作週期50%的時脈下,有一條在上升邊緣送出、在下降邊緣取入的路徑。若建立時間為 0.1 ns、時脈偏移為0,時脈→輸出延遲與組合電路延遲的總和容許的最大值是多少?
  2. 在週期 2.0 ns 的時脈下,有一條從在時刻0的上升邊緣輸出資料的正反器,到在時刻 1.0 ns 開啟(變為透通)、在時刻 2.0 ns 關閉之鎖存器的路徑。當資料在時刻 1.4 ns 到達鎖存器時,此鎖存器借用的時間(時間借用)是多少?
  3. 在以時脈與致能訊號的2輸入AND閘停止時脈的電路中,STA的時脈閘控檢查所確認的內容何者正確?
  4. 在週期 2.0 ns 的時脈下,輸入端子設定了 set_input_delay 0.6 ns。若內部正反器的建立時間為 0.1 ns,並忽略時脈的延遲與時脈偏移,從輸入端子到正反器的晶片內部路徑容許的最大延遲是多少?
  5. set_output_delay 所指定的值代表什麼,下列何者正確?