在週期 2.0 ns、工作週期50%的時脈下，有一條在上升邊緣送出、在下降邊緣取入的路徑。若建立時間為 0.1 ns、時脈偏移為0，時脈→輸出延遲與組合電路延遲的總和容許的最大值是多少？

正確答案：C. 0.9 ns

以上升邊緣送出、以下降邊緣接收的路徑稱為半週期路徑。取入的邊緣在送出後半個週期的 1.0 ns 到來，因此容許的延遲為 1.0 − 0.1 = 0.9 ns。1.9 ns 是以為可使用整個週期的值，1.0 ns 是忘了減去建立時間的值。半週期路徑對建立時間較嚴苛，但保持時間是與半個週期前的下降邊緣之間進行檢查，因此保持時間會有很大的餘裕。