時序分析與CDC

在以時脈與致能訊號的2輸入AND閘停止時脈的電路中,STA的時脈閘控檢查所確認的內容何者正確?

  1. A致能訊號與時脈的上升邊緣同時變化
  2. B致能訊號只在時脈為1的期間變化
  3. C致能訊號在時脈為1的期間不變化,並在時脈為0的期間完成變化
查看答案與解析

正確答案:C. 致能訊號在時脈為1的期間不變化,並在時脈為0的期間完成變化

對AND閘而言,若致能訊號在時脈為1的期間改變,輸出的時脈會在中途被切斷,或產生短脈衝(突波)。因此STA會確認致能訊號在時脈上升之前穩定(閘控的建立時間),並維持到下降之後(閘控的保持時間)。若週期為 2.0 ns、工作週期50%,致能訊號的變化必須落在從下降邊緣到下一個上升邊緣之間的 1.0 ns 內。使用內建鎖存器的時脈閘控單元就容易滿足。

練習這個領域 前往領域頁面

時序分析與CDC的其他題目

  1. 在週期 2.0 ns 的時脈下,輸入端子設定了 set_input_delay 0.6 ns。若內部正反器的建立時間為 0.1 ns,並忽略時脈的延遲與時脈偏移,從輸入端子到正反器的晶片內部路徑容許的最大延遲是多少?
  2. set_output_delay 所指定的值代表什麼,下列何者正確?
  3. 在週期 2.5 ns(400 MHz)的時脈下,輸出端子設定了 set_output_delay 0.8 ns。驅動輸出端子之正反器的時脈→輸出延遲為 0.2 ns 時,從正反器到輸出端子的組合電路與繞線容許的最大延遲是多少(忽略時脈的延遲)?
  4. 在週期 1.0 ns 的時脈下,有一條由正反器A→B→C連接的路徑。A→B包含時脈→輸出延遲與建立時間需要 1.2 ns,B→C則 0.8 ns 即足夠。若要刻意利用時脈偏移使兩者的建立時間都滿足,B的時脈應如何調整(假設A與C的時脈同時到達)?
  5. 將時脈以除頻電路二除頻後用於其他電路時,在SDC中的處理方式何者正確?