Nederlands
Menu

Timinganalyse en CDC

Voor welk pad is het instellen van een false path (set_false_path) passend?

  1. AEen pad dat structureel in de schakeling verbonden is, maar waar in werkelijkheid nooit een signaal doorheen gaat, bijvoorbeeld omdat de selectievoorwaarden elkaar uitsluiten
  2. BEen pad met een grote timingovertreding dat moeilijk te repareren is
  3. CEen pad waarbij de data maar eens per 2 cycli hoeft te worden overgenomen
Antwoord en toelichting tonen

Antwoord: A. Een pad dat structureel in de schakeling verbonden is, maar waar in werkelijkheid nooit een signaal doorheen gaat, bijvoorbeeld omdat de selectievoorwaarden elkaar uitsluiten

STA onderzoekt alle verbonden paden zonder rekening te houden met de logische betekenis. Daardoor kunnen ook overtredingen verschijnen op paden die in werkelijkheid nooit worden doorlopen, zoals in een schakeling waarin twee multiplexers met hetzelfde selectiesignaal tegengestelde ingangen kiezen. Zulke paden worden als false path opgegeven en uit de analyse gehaald. Een pad uitsluiten omdat het moeilijk te repareren is, verbergt echte fouten. Een pad dat eens per 2 cycli overneemt, moet als multicycle path met verlengde tijd verder worden geanalyseerd.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Met een klok met een periode van 2,0 ns en een duty cycle van 50% is er een pad dat op de stijgende flank verzendt en op de dalende flank overneemt. Wat is bij een setuptijd van 0,1 ns en een skew van 0 de maximaal toegestane som van de clock-to-output-vertraging en de vertraging van de combinatorische logica?
  2. Met een klok met een periode van 2,0 ns is er een pad van een flip-flop die op de stijgende flank op tijdstip 0 data uitgeeft naar een latch die op tijdstip 1,0 ns opengaat (transparant wordt) en op tijdstip 2,0 ns sluit. Hoeveel tijd is in deze latch geleend (time borrowing) als de data op tijdstip 1,4 ns bij de latch aankomt?
  3. Wat controleert de clock-gating-check van STA juist in een schakeling die de klok stopt met een AND-poort met 2 ingangen voor de klok en een enable-signaal?
  4. Met een klok met een periode van 2,0 ns is op een ingangspin set_input_delay 0,6 ns ingesteld. Wat is de maximaal toegestane vertraging van het pad binnen de chip van de ingangspin tot de flip-flop als de setuptijd van de interne flip-flop 0,1 ns is en klokvertraging en skew worden genegeerd?
  5. Wat stelt de waarde die bij set_output_delay wordt opgegeven juist voor?