タイミング解析とCDC

フォールスパス(set_false_path)を設定するのが適切な経路はどれか。

  1. A回路の構造上はつながっているが、選択条件が両立しないなどの理由で、実際には信号が伝わることのない経路
  2. Bタイミング違反が大きく、修正が難しい経路
  3. C2サイクルに1回だけデータを取り込めばよい経路
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正解:A. 回路の構造上はつながっているが、選択条件が両立しないなどの理由で、実際には信号が伝わることのない経路

STAは論理の意味を考えずに、つながっているすべての経路を調べます。そのため、2つのセレクタが同じ選択信号で互いに逆の入力を選ぶ回路のように、実際には通らない経路でも違反が出ることがあります。こうした経路をフォールスパスに指定して解析から外します。修正が難しいからといって外すと、本物の不具合を隠してしまいます。2サイクルに1回取り込む経路は、マルチサイクルパスとして時間を延ばして解析を続けるべきです。

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タイミング解析とCDCのほかの問題

  1. 周期 2.0 ns、デューティ比50%のクロックで、立ち上がりエッジで送り出し、立ち下がりエッジで取り込む経路がある。セットアップ時間を 0.1 ns、スキューを0とすると、クロック→出力遅延と組み合わせ回路の遅延の合計に許される最大値はいくらか。
  2. 周期 2.0 ns のクロックで、時刻0の立ち上がりエッジでデータを出すフリップフロップから、時刻 1.0 ns に開いて(透過になって)時刻 2.0 ns に閉じるラッチへの経路がある。データがラッチに時刻 1.4 ns に着いたとき、このラッチで借りた時間(タイムボロー)はいくらか。
  3. クロックとイネーブル信号の2入力ANDゲートでクロックを止める回路で、STAのクロックゲーティングチェックが確認する内容として正しいものはどれか。
  4. 周期 2.0 ns のクロックで、入力端子に set_input_delay 0.6 ns が設定されている。内部のフリップフロップのセットアップ時間が 0.1 ns、クロックの遅延とスキューを無視すると、入力端子からフリップフロップまでのチップ内部の経路に許される最大遅延はいくらか。
  5. set_output_delay に指定する値が表すものとして正しいものはどれか。