什麼是偽路徑(False path)
電路上雖然相連，但實際動作中訊號不會傳遞的路徑。是從 STA 分析對象中排除的時序例外，在 SDC 中以 set_false_path 指定。
日文名稱: フォールスパス
「偽路徑(False path)」出現在2領域的3道練習題中（時序分析與CDC, LSI設計流程與EDA等）。
這個名詞所屬的領域: 時序分析與CDC
練習偽路徑(False path)的題目
適合設定偽路徑（set_false_path）的路徑是哪一條？
- A電路結構上相連，但因選擇條件互斥等理由，實際上訊號不會傳遞的路徑
- B時序違規大、難以修正的路徑
- C只需每2個週期取入一次資料的路徑
對非同步FIFO中將格雷碼指標傳到對方時脈域的路徑，若因為是非同步就不加限制（偽路徑），可能產生問題的理由何者正確？
- A設為偽路徑後，同步器的正反器會在邏輯合成時被刪除
- B若各位元延遲的差異超過指標的更新間隔，每次只改變1個位元的前提就會在接收端被打破
- C設為偽路徑後，指標會被工具還原為二進位
查看答案與解析
正確答案：B. 若各位元延遲的差異超過指標的更新間隔，每次只改變1個位元的前提就會在接收端被打破
格雷碼指標的前提是：無論在接收端的哪個邊緣觀察，變化中的位元都在1個以內。若將路徑設為無限制，各位元的延遲可能因佈局繞線而有很大差異。例如發送端的週期為 2 ns，第1次變化的位元需要 3 ns 才到達，第2次變化的位元需要 1 ns，兩者都會在時刻 3 ns 到達，看起來就像2個位元同時改變。因此要加上最大延遲的限制，將延遲差異控制在發送端的1個週期以內。
解析中的「偽路徑(False path)」
將這類路徑指定為偽路徑，排除於分析之外。
適合設定偽路徑（set_false_path）的路徑是哪一條？時序限制中描述了時脈的週期與波形、輸入輸出埠的延遲、不驗證時序的路徑（false path）及允許花費多個週期的路徑之指定等，以SDC格式等撰寫。
在邏輯合成或靜態時序分析中，描述時脈週期與輸入輸出延遲等時序條件的東西，稱為什麼？
出現「偽路徑(False path)」的題目（3題）
相關名詞
STA(靜態時序分析) 多工器 多週期路徑 格雷碼 時脈域 邏輯合成 SDC PDK(製程設計套件) 交握(Handshake) 同步器(Synchronizer)