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時序分析與CDC

set_output_delay 所指定的值代表什麼，下列何者正確？

  1. A從晶片內部正反器到輸出端子之延遲的上限
  2. B資料離開輸出端子後，到被接收端元件取入為止，在晶片外部所需的時間
  3. C輸出端子能驅動的電流大小
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正確答案：B. 資料離開輸出端子後，到被接收端元件取入為止，在晶片外部所需的時間

set_output_delay 是以時脈邊緣為基準，指定在晶片外部所耗用的時間。例如電路板的繞線延遲為 0.3 ns、接收端元件的建立時間為 0.7 ns 時，輸出延遲設為 1.0 ns，STA會以週期減去此值後的剩餘時間，確認從內部正反器到輸出端子的路徑。內部延遲的上限是由此限制結果決定的，並非直接指定的值。驅動電流則是與時序限制不同的項目。

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  1. 在週期 2.5 ns（400 MHz）的時脈下，輸出端子設定了 set_output_delay 0.8 ns。驅動輸出端子之正反器的時脈→輸出延遲為 0.2 ns 時，從正反器到輸出端子的組合電路與繞線容許的最大延遲是多少（忽略時脈的延遲）？
  2. 在週期 1.0 ns 的時脈下，有一條由正反器A→B→C連接的路徑。A→B包含時脈→輸出延遲與建立時間需要 1.2 ns，B→C則 0.8 ns 即足夠。若要刻意利用時脈偏移使兩者的建立時間都滿足，B的時脈應如何調整（假設A與C的時脈同時到達）？
  3. 將時脈以除頻電路二除頻後用於其他電路時，在SDC中的處理方式何者正確？
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