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타이밍 분석과 CDC

폴스 패스(set_false_path)를 설정하는 것이 적절한 경로는?

  1. A회로 구조상으로는 연결되어 있지만, 선택 조건이 양립하지 않는 등의 이유로 실제로는 신호가 전달되지 않는 경로
  2. B타이밍 위반이 크고 수정하기 어려운 경로
  3. C2사이클에 한 번만 데이터를 캡처하면 되는 경로
정답과 해설 보기

정답: A. 회로 구조상으로는 연결되어 있지만, 선택 조건이 양립하지 않는 등의 이유로 실제로는 신호가 전달되지 않는 경로

STA는 논리의 의미를 고려하지 않고 연결된 모든 경로를 조사합니다. 그래서 두 셀렉터가 같은 선택 신호로 서로 반대 입력을 선택하는 회로처럼, 실제로는 지나가지 않는 경로에서도 위반이 나올 수 있습니다. 이러한 경로를 폴스 패스로 지정하여 분석에서 제외합니다. 수정하기 어렵다는 이유로 제외하면 진짜 결함을 숨기게 됩니다. 2사이클에 한 번 캡처하는 경로는 멀티사이클 패스로서 시간을 늘려 분석을 계속해야 합니다.

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타이밍 분석과 CDC의 다른 문제

  1. 주기 2.0 ns, 듀티비 50%인 클럭으로 상승 에지에서 송신하고 하강 에지에서 캡처하는 경로가 있습니다. 셋업 타임을 0.1 ns, 스큐를 0으로 하면 클럭→출력 지연과 조합 회로 지연의 합으로 허용되는 최댓값은 얼마입니까?
  2. 주기 2.0 ns인 클럭으로, 시각 0의 상승 에지에서 데이터를 내보내는 플립플롭으로부터 시각 1.0 ns에 열리고(투과 상태가 되고) 시각 2.0 ns에 닫히는 래치로 가는 경로가 있습니다. 데이터가 래치에 시각 1.4 ns에 도착했을 때 이 래치에서 빌린 시간(타임 보로잉)은 얼마입니까?
  3. 클럭과 인에이블 신호의 2입력 AND 게이트로 클럭을 멈추는 회로에서, STA의 클럭 게이팅 체크가 확인하는 내용으로 올바른 것은?
  4. 주기 2.0 ns인 클럭에서 입력 단자에 set_input_delay 0.6 ns가 설정되어 있습니다. 내부 플립플롭의 셋업 타임이 0.1 ns이고 클럭의 지연과 스큐를 무시하면, 입력 단자에서 플립플롭까지의 칩 내부 경로에 허용되는 최대 지연은 얼마입니까?
  5. set_output_delay에 지정하는 값이 나타내는 것으로 올바른 것은?