SystemVerilogとは
しすてむべりろぐ
Verilogを拡張した言語。logic型やalways_ff・always_combなどの設計の機能と、クラス、制約付きランダム、アサーションなどの検証の機能を持つ。
この用語の分野: ハードウェア記述言語と検証
解説の中の「SystemVerilog」
UVMは、SystemVerilogでテストベンチを部品(入力を与えるドライバ、出力を監視するモニタ、期待値と比べるスコアボードなど)の組み合わせとして構成するための標準的な方法論とクラスライブラリです。
SystemVerilogを使った検証で、再利用しやすいテスト環境(テストベンチ)を組み立てるための標準的な方法論はど…SystemVerilogのlogic型はどちらの方法でも代入できるので、多くの場合これ1つで書けます。
SystemVerilogのlogic型の利点として正しいものはどれか。RTL設計では、Verilog HDL(およびその拡張のSystemVerilog)やVHDLといったハードウェア記述言語で、クロックごとにレジスタの間をデータがどう流れるかを記述します。
RTL設計で主に使われるハードウェア記述言語はどれか。
「SystemVerilog」が出てくる問題(10問)
- SystemVerilogを使った検証で、再利用しやすいテスト環境(テストベンチ)を組み立てるための標準的な方法論はどれか。
- SystemVerilogの制約付きランダム検証の説明として正しいものはどれか。
- SystemVerilogのlogic型の利点として正しいものはどれか。
- SystemVerilogのalways_ffやalways_combを、Verilogのalwaysの代わりに使う利点として正しいものはどれか。
- RTL設計で主に使われるハードウェア記述言語はどれか。
- 設計が満たすべき性質(例えば「要求が来たら3サイクル以内に応答する」)を記述しておき、シミュレーション中や形式検証で自動的にチェックさせる手法はどれか。
- Verilogのwire型とreg型の違いとして正しいものはどれか。
- Verilogで「always @(*)」と書く意味として正しいものはどれか。
- 組み合わせ回路のalwaysブロックで、意図しないラッチを防ぐためによく使われる書き方はどれか。
- テストベンチで、回路への入力をクロックの立ち上がりと同じ時刻にブロッキング代入で変えると、問題が起きることがある。主な理由と対策の組み合わせとして正しいものはどれか。
関連する用語
Verilog 組み合わせ回路 フリップフロップ テストベンチ OPC(光学近接効果補正) CMP 制約付きランダム検証 RTL(レジスタ転送レベル) ハードウェア記述言語 センシティビティリスト