制約付きランダム検証とは
せいやくつきらんだむけんしょう
入力の値を仕様で許される範囲の条件の中でランダムに作り、人が思いつかない場合も含めて広く試す検証の方法。
この用語の分野: ハードウェア記述言語と検証
せいやくつきらんだむけんしょう
入力の値を仕様で許される範囲の条件の中でランダムに作り、人が思いつかない場合も含めて広く試す検証の方法。
この用語の分野: ハードウェア記述言語と検証
制約付きランダム検証では、例えば「アドレスは4の倍数」「長さは1〜256」のような制約を書き、その中でランダムに入力を作るので、意味のある入力だけで多くの場合を試せます。
SystemVerilogの制約付きランダム検証の説明として正しいものはどれか。SystemVerilog 意図しないラッチ X楽観主義 回帰テスト 組み合わせループ ゲートレベルシミュレーション 参照モデル generate文 センシティビティリスト テストベンチ