ハードウェア記述言語と検証
SystemVerilogのlogic型の利点として正しいものはどれか。
- Awireとregの区別を気にせずに、assignでもalwaysでも代入できる(駆動元が1つの信号の場合)
- B必ずフリップフロップになることが保証される
- CXやZの値を持てなくなるので、シミュレーションが速くなる
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正解：A. wireとregの区別を気にせずに、assignでもalwaysでも代入できる(駆動元が1つの信号の場合)
Verilogでは、信号をalwaysで代入するならreg、assignで駆動するならwireと書き分ける必要があり、使い方を変えるたびに宣言を直す手間や誤りが生じました。SystemVerilogのlogic型はどちらの方法でも代入できるので、多くの場合これ1つで書けます。ただし複数の駆動元がある信号(トライステートのバスなど)にはwireを使います。logicはXとZを含む4値の型です。
- A. 正しい。宣言の誤りが減ります。
- B. フリップフロップになるかどうかは書き方で決まります。
- C. logicは4値をとれます。2値の型はbitです。