SystemVerilog란?

しすてむべりろぐ

Verilogを拡張した言語。logic型やalways_ff・always_combなどの設計の機能と、クラス、制約付きランダム、アサーションなどの検証の機能を持つ。

일본어 명칭: SystemVerilog

SystemVerilog은(는) IC 설계 흐름과 EDA 등 1개 분야의 연습 문제 2개에 나와요.

분야: HDL과 검증

도전해 보기: SystemVerilog 관련 문제

SystemVerilog를 사용한 검증에서 재사용하기 쉬운 테스트 환경(테스트벤치)을 구성하기 위한 표준 방법론은 무엇인가?

  1. AOPC
  2. BCMP
  3. CUVM(Universal Verification Methodology)
정답과 해설 보기

정답: C. UVM(Universal Verification Methodology)

UVM은 SystemVerilog로 테스트벤치를 부품(입력을 주는 드라이버, 출력을 감시하는 모니터, 기댓값과 비교하는 스코어보드 등)의 조합으로 구성하기 위한 표준 방법론이자 클래스 라이브러리입니다. 부품을 다른 설계의 검증에도 재사용할 수 있고, 제약 조건 기반 랜덤 입력 생성이나 커버리지 수집을 쉽게 포함할 수 있습니다. IEEE 1800.2로 표준화되어 있습니다. OPC와 CMP는 제조 기술입니다.

해설 속 SystemVerilog

SystemVerilog이(가) 나오는 문제 (2)

  1. SystemVerilog를 사용한 검증에서 재사용하기 쉬운 테스트 환경(테스트벤치)을 구성하기 위한 표준 방법론은 무엇인가?
  2. 설계가 만족해야 할 성질(예: '요청이 오면 3사이클 이내에 응답한다')을 기술해 두고 시뮬레이션 중이나 형식 검증에서 자동으로 검사하게 하는 기법은 무엇인가?

이 용어가 포함된 비교

관련 용어

OPC(光学近接効果補正) CMP 4値論理 同期リセット 非同期リセット 意図しないラッチ 制約付きランダム検証 組み合わせループ 回帰テスト 参照モデル

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