Verilogとは

解説の中の「Verilog」

• Verilogでは、assign文やmoduleの出力で駆動される信号はwire、alwaysブロックの中で代入される信号はregと宣言する決まりです。

  Verilogのwire型とreg型の違いとして正しいものはどれか。

• Verilogは幅の違う信号の代入をエラーにせず切り詰めたり広げたりするので、Lintツールで幅の不一致を調べるのが有効です。

  Verilogで8ビットの信号aとbを足し、その結果を8ビットの信号sに代入した(assign s = a + b;)…

• Verilogの信号は、0と1のほかに、値が分からないことを表すX(不定)と、どこからも駆動されていない状態を表すZ(ハイインピーダンス)をとります。

  Verilogのシミュレーションで使われる4値論理の値の組み合わせとして正しいものはどれか。

「Verilog」が出てくる問題(21問)

1. VerilogなどのHDLで書いた記述と、C言語などのソフトウェアのプログラムとの大きな違いとして正しいものはどれか。
2. Verilogでmoduleを使う目的として正しいものはどれか。
3. Verilogのwire型とreg型の違いとして正しいものはどれか。
4. 上のVerilogのassign文が表す回路として正しいものはどれか。
5. 上のVerilogの記述が論理合成で作る回路として正しいものはどれか。
6. Verilogのノンブロッキング代入(<=)の動作として正しいものはどれか。
7. Verilogで代入の種類を使い分けるときの一般的なガイドラインとして正しいものはどれか。
8. Verilogで「always @(*)」と書く意味として正しいものはどれか。
9. 次のVerilogの記述のうち、論理合成で回路にならず無視されるもの(シミュレーション用の記述)はどれか。
10. Verilogで8ビットの信号aとbを足し、その結果を8ビットの信号sに代入した(assign s = a + b;)。注意すべき点として正しいものはどれか。
11. Verilogのシミュレーションで使われる4値論理の値の組み合わせとして正しいものはどれか。
12. 上の記述で、selがX(不定)のとき、Verilogのシミュレーションではyにbが選ばれる。この性質が検証で問題になる理由として正しいものはどれか。
13. SystemVerilogのalways_ffやalways_combを、Verilogのalwaysの代わりに使う利点として正しいものはどれか。
14. Verilogの等号の演算子「==」と「===」の違いとして正しいものはどれか。
15. 一般的なデジタルLSIの設計フローの順序として正しいものはどれか。

関連する用語

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