テストベンチとは
てすとべんち
検証する回路に入力を与え、出力が正しいかを確かめるためのシミュレーション用の記述。論理合成はしないので、遅延や表示の命令などを自由に使える。
この用語の分野: ハードウェア記述言語と検証
解説の中の「テストベンチ」
UVMは、SystemVerilogでテストベンチを部品(入力を与えるドライバ、出力を監視するモニタ、期待値と比べるスコアボードなど)の組み合わせとして構成するための標準的な方法論とクラスライブラリです。
SystemVerilogを使った検証で、再利用しやすいテスト環境(テストベンチ)を組み立てるための標準的な方法論はど…テストベンチは、検証する回路(DUT)をインスタンス化し、クロックやリセット、入力の信号を作って与え、出力を観察するためのHDLの記述です。
HDLの検証で使うテストベンチの説明として正しいものはどれか。テストベンチではこのようにしてクロックを作ります。
テストベンチの上の記述で作られるクロックの周期はいくらか(時間の単位は1 nsとする)。
「テストベンチ」が出てくる問題(8問)
- SystemVerilogを使った検証で、再利用しやすいテスト環境(テストベンチ)を組み立てるための標準的な方法論はどれか。
- HDLの検証で使うテストベンチの説明として正しいものはどれか。
- テストベンチの上の記述で作られるクロックの周期はいくらか(時間の単位は1 nsとする)。
- テストベンチで、回路への入力をクロックの立ち上がりと同じ時刻にブロッキング代入で変えると、問題が起きることがある。主な理由と対策の組み合わせとして正しいものはどれか。
- 自己チェック型のテストベンチの特徴として正しいものはどれか。
- 次のVerilogの記述のうち、論理合成で回路にならず無視されるもの(シミュレーション用の記述)はどれか。
- 回路の設計で行われる回帰テスト(リグレッションテスト)の説明として正しいものはどれか。
- Verilogの等号の演算子「==」と「===」の違いとして正しいものはどれか。
関連する用語
SystemVerilog Verilog OPC(光学近接効果補正) CMP PLL(位相同期回路) ブロッキング代入 フリップフロップ ノンブロッキング代入 論理合成 RTL(レジスタ転送レベル)