Vooraf ontworpen en geverifieerd onderdeel, zoals een logische poort of flipflop. Heeft een uniforme hoogte en wordt met automatische place and route gerangschikt tot een grote schakeling.
Japanse benaming: スタンダードセル
“Standaardcel” komt voor in 2 oefenvragen uit 2 onderwerpen, bijv. Geavanceerde transistoren (FinFET, GAA), Testen en inspectie.
Vakgebied: LSI-ontwerpflow en EDA
Antwoord: A. De celoppervlakte wordt kleiner en de integratiedichtheid neemt toe
De hoogte van een standaardcel wordt uitgedrukt in het aantal bedradingen met minimale pitch dat erover kan lopen (aantal tracks); bij een minimale bedradingspitch van 28 nm en 6 tracks is dat bijvoorbeeld circa 170 nm. Als het aantal tracks afneemt, wordt de cel lager en kan dezelfde schakeling met een kleinere oppervlakte worden gemaakt. Bij geavanceerde generaties is het teruggebracht van 7,5T via 6T naar ongeveer 5T, maar omdat de ruimte voor bedrading in de cel en het aantal vinnen (sheets) afneemt, moet worden gelet op bedradingscongestie en lagere aandrijfkracht.
Antwoord: B. Cell-aware test
De conventionele modellen, zoals stuck-at-fouten, richtten zich alleen op de in- en uitgangspennen van de cel. Bij de cell-aware test worden uit de layout van de cel mogelijke kortsluitingen en onderbrekingen van transistoren gehaald en elk op transistorniveau gesimuleerd, en worden de invoercombinaties waarmee ze kunnen worden gedetecteerd in de patroongeneratie opgenomen. Dit helpt defecten op de markt te verminderen die worden veroorzaakt door de defecten binnen cellen die bij fijne processen zijn toegenomen.
De hoogte van een standaardcel wordt uitgedrukt in het aantal bedradingen met minimale pitch dat erover kan lopen (aantal tracks); bij een minimale bedradingspitch van 28 nm en 6 tracks is dat bijvoorbeeld circa 170 nm.
Wat is, wanneer de hoogte van een standaardcel wordt uitged…Via Clock gating DRC (design rule check) FPGA High-level synthesis (HLS) Logische synthese LVS Netlist PDK (process design kit) Plaatsing en routering (place and route)