Méthode de conception qui intègre à l'avance dans le circuit des structures facilitant le test, comme les chaînes de scan ou le BIST.
Nom japonais: DFT(テスト容易化設計)
« DFT (conception en vue du test) » apparaît dans 4 questions d'entraînement réparties sur 3 thèmes, dont Test et inspection, Flot de conception de circuits intégrés et EDA, Environnement, santé et sécurité.
Domaine: Test et inspection
Le test de production recherche des défauts physiques, généralement modélisés sous forme de fautes comme un nœud collé à 0 ou collé à 1 (stuck-at). Détecter une faute collé-à-0 exige de forcer ce nœud à 1 depuis les entrées de la puce (contrôlabilité), puis de propager la différence obtenue jusqu'à une sortie où le testeur peut la voir (observabilité). Au cœur d'un grand circuit séquentiel, de nombreux nœuds sont presque impossibles à atteindre depuis les broches : les motifs de test deviennent énormes et la couverture reste faible. La conception en vue du test (DFT) ajoute des structures qui améliorent ces deux propriétés, afin de détecter les fautes avec beaucoup moins de motifs.
La conception à scan remplace chaque bascule par une bascule de scan dotée d'un multiplexeur en entrée. En mode test, un signal d'activation du scan relie les bascules en longs registres à décalage appelés chaînes de scan. Le testeur fait entrer un motif par décalage, passe en mode fonctionnel pendant un ou quelques coups d'horloge de capture pour que la logique combinatoire réagisse, puis fait sortir les valeurs capturées tout en faisant entrer le motif suivant. Chaque bascule étant désormais directement positionnable et lisible, le test du circuit séquentiel se ramène au test de logique combinatoire, et les outils de génération automatique de motifs de test (ATPG) peuvent atteindre une couverture de fautes élevée.
L'autotest intégré (BIST) déplace la génération des motifs sur la puce. Le BIST mémoire exécute des algorithmes de type march, qui écrivent et lisent des séquences d'adresses pour détecter les fautes de collage, de couplage et de décodeur d'adresses dans la SRAM embarquée, et ses résultats peuvent piloter la réparation par redondance. Le BIST logique utilise un registre à décalage à rétroaction linéaire (LFSR) pour générer des motifs pseudo-aléatoires et compacte les réponses en une signature dans un registre de signature à entrées multiples (MISR). Le BIST permet aussi de tester sur le terrain, par exemple à la mise sous tension. Le boundary scan, normalisé sous IEEE 1149.1 (JTAG), place des cellules de scan au niveau des broches d'E/S pour tester les connexions au niveau de la carte.
La DFT n'est pas gratuite. Les multiplexeurs de scan ajoutent de la surface et un léger retard à chaque bascule, les chaînes de scan exigent un routage supplémentaire, et le décalage des motifs peut faire basculer bien plus de nœuds qu'en fonctionnement normal : la puissance de test et la chute ohmique (IR drop) doivent donc être vérifiées. Le temps de test sur des équipements de test automatique coûteux détermine le coût, d'où l'usage répandu de la compression de test sur puce. La DFT ne doit pas être confondue avec la conception en vue de la fabricabilité (DFM), qui adapte le dessin, par exemple avec des vias redondants et des espacements relâchés, pour que les puces aient un bon rendement dès le départ.
Réponse : C. Relier les bascules du circuit en registre à décalage afin de faciliter le positionnement et l'observation de l'état interne
Dans la conception par scan, un multiplexeur de sélection est ajouté à l'entrée de chaque bascule ; en mode test, les bascules sont chaînées (chaîne de scan), ce qui permet de charger par décalage une valeur quelconque depuis l'extérieur et de relire par décalage les valeurs internes. Le test d'un circuit séquentiel se ramène ainsi au test d'un circuit combinatoire, et l'ATPG peut générer automatiquement des vecteurs à forte couverture de fautes. Cela n'a rien à voir avec un balayage au microscope ou un balayage en tension.
Réponse : B. Contrôlabilité et observabilité
La contrôlabilité est la facilité à positionner un signal interne du circuit à la valeur voulue depuis l'extérieur, et l'observabilité la facilité à observer depuis l'extérieur la valeur d'un signal interne. Pour détecter une faute, il faut placer le nœud concerné à la valeur opposée à la faute (contrôle) et propager la différence jusqu'à une sortie (observation). Les techniques DFT, comme la conception par scan ou l'insertion de points de test, améliorent ces deux propriétés afin de détecter les fautes avec peu de vecteurs.
En conception et test de puces, DFT signifie design for testability (conception en vue du test) : on ajoute des chaînes de scan, un autotest intégré et des structures similaires pour pouvoir tester efficacement les puces fabriquées. Les mêmes lettres désignent aussi la transformée de Fourier discrète en traitement du signal et la théorie de la fonctionnelle de la densité en simulation des matériaux.
Une chaîne de scan est un ensemble de bascules reliées en registre à décalage en mode test, ce qui permet au testeur de charger n'importe quel état interne et de lire l'état obtenu après un coup d'horloge de capture. Elle rend la logique interne contrôlable et observable via quelques broches.
Le test par scan repose sur un équipement de test externe qui fournit les motifs via les chaînes de scan et compare les résultats. Le BIST génère les motifs et vérifie les réponses avec des circuits sur puce : il nécessite peu de support du testeur et peut aussi s'exécuter sur le terrain.
Les techniques DFT, comme la conception par scan ou l'insertion de points de test, améliorent ces deux propriétés afin de détecter les fautes avec peu de vecteurs.
Quelle combinaison correspond aux deux propriétés que la co…La DFT concerne la testabilité, et la CTS la distribution de l'horloge.
Quelle approche de conception adapte notamment le layout po…La SPC est une méthode de gestion de la qualité et la DFT une méthode de conception pour la testabilité.
Comment appelle-t-on l'activité consistant à discuter, avan…Multiplexeur Bascule (flip-flop) Circuit séquentiel Circuit combinatoire ATPG (génération automatique de vecteurs de test) Rendement (yield) SPC (maîtrise statistique des procédés) ATE (équipement de test automatique) BIST (autotest intégré) Carte à pointes (probe card)