Technique de conception basse consommation qui coupe l'horloge des blocs inutilisés pour réduire la consommation due aux commutations inutiles.
Nom japonais: クロックゲーティング
« Clock gating » apparaît dans 5 questions d'entraînement réparties sur 4 thèmes, dont Gestion de l'énergie, Analyse temporelle et CDC, Circuits logiques.
Réponse : C. Que le signal enable ne change pas pendant que l'horloge vaut 1 et achève ses changements pendant qu'elle vaut 0
Avec une porte AND, si l'enable change pendant que l'horloge vaut 1, l'horloge de sortie peut être tronquée ou présenter une impulsion parasite (glitch). La STA vérifie donc que l'enable est stable avant le front montant de l'horloge (setup de clock gating) et qu'il est maintenu jusqu'après le front descendant (hold de clock gating). Avec une période de 2,0 ns et un rapport cyclique de 50 %, les changements de l'enable doivent tenir dans les 1,0 ns qui séparent le front descendant du front montant suivant. Une cellule de clock gating intégrant un verrou facilite le respect de cette contrainte.
Réponse : B. Le clock gating réduit la puissance dynamique et permet un retour immédiat ; le power gating réduit aussi la puissance de fuite mais le retour prend du temps
Le clock gating ne fait qu'arrêter l'horloge : l'état est conservé et le bloc peut fonctionner dès le cycle suivant, mais le courant de fuite continue de circuler. Le power gating coupe l'alimentation et réduit donc aussi la puissance de fuite, mais il exige la sauvegarde et la restauration de l'état ainsi qu'un temps d'attente de stabilisation de l'alimentation. On les combine : clock gating pour les pauses de quelques cycles, power gating pour les longues pauses.
La STA vérifie donc que l'enable est stable avant le front montant de l'horloge (setup de clock gating) et qu'il est maintenu jusqu'après le front descendant (hold de clock gating).
Dans un circuit qui arrête l'horloge au moyen d'une porte A…Le clock gating ne fait qu'arrêter l'horloge : l'état est conservé et le bloc peut fonctionner dès le cycle suivant, mais le courant de fuite continue de circuler.
Quelle comparaison du clock gating et du power gating est c…Ses usages types sont le clock gating, qui ne laisse passer l'horloge qu'en cas de besoin par un AND de l'horloge et d'une validation, ou le masquage en opérations bit à bit pour extraire certains bits (x AND 0x0F pour les 4 bits de poids faible).
Dans quel cas la sortie d'une porte AND à 2 entrées vaut-el…Le clock gating arrête l'horloge des blocs dont le fonctionnement n'est pas nécessaire, supprimant les commutations inutiles des bascules et du réseau d'horloge pour réduire la consommation dynamique.
Quelle technique de conception basse consommation arrête l'…Le clock gating arrête les commutations et réduit donc la puissance dynamique, mais le courant de fuite continue de circuler tant que l'alimentation est connectée.
Quelle description du power gating est correcte ?Coupure d'alimentation (power gating) STA (analyse temporelle statique) Glitch (impulsion parasite) Rapport cyclique RIE (gravure ionique réactive) Consommation dynamique Synthèse logique SoC (système sur puce) GPU Cellule standard