Laagvermogen-ontwerptechniek waarbij de klok naar ongebruikte circuitblokken wordt stopgezet om onnodig schakelvermogen te beperken.
Japanse benaming: クロックゲーティング
“Clock gating” komt voor in 4 oefenvragen uit 3 onderwerpen, bijv. Energiebeheer (softwaregestuurd), Logische schakelingen, LSI-ontwerpflow en EDA.
Vakgebied: LSI-ontwerpflow en EDA
Antwoord: B. Clock gating vermindert het dynamische vermogen en kan direct hervatten; power gating vermindert ook het lekvermogen, maar het hervatten duurt langer
Clock gating stopt alleen de klok, dus de toestand blijft behouden en kan bij de volgende klok direct verder, maar de lekstroom blijft vloeien. Power gating schakelt de voeding uit, zodat ook het lekvermogen afneemt, maar opslaan en herstellen van de toestand en wachten op een stabiele voeding vergen tijd. Ze worden gecombineerd gebruikt: clock gating voor pauzes van enkele klokcycli en power gating voor lange pauzes.
Clock gating stopt alleen de klok, dus de toestand blijft behouden en kan bij de volgende klok direct verder, maar de lekstroom blijft vloeien.
Welke vergelijking tussen clock gating en power gating is j…Typische toepassingen zijn clock gating, waarbij met AND van klok en enable de klok alleen wordt doorgelaten wanneer dat nodig is, en maskers in bitbewerkingen om alleen bepaalde bits te nemen (x AND 0x0F voor de onderste 4 bits).
Wanneer is de uitgang van een AND-poort met 2 ingangen 1?Clock gating is een methode die de klok naar blokken die niet hoeven te werken stopzet, zodat onnodig schakelen van flipflops en klokbedrading wegvalt en het dynamische vermogen afneemt.
Welke laagvermogenontwerpmethode vermindert onnodig vermoge…Bij clock gating stopt het schakelen, zodat het dynamische vermogen afneemt, maar zolang de voeding verbonden is, blijft er lekstroom vloeien.
Welke uitspraak over power gating is juist?Power gating Logische synthese SoC (system on chip) GPU DRC (design rule check) FPGA High-level synthesis (HLS) LVS Netlist PDK (process design kit)