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DIBL·GIDL·펀치스루의 차이: 발생 위치·원인·Id-Vg 특성·대책 비교

DIBL, GIDL, 펀치스루는 모두 트랜지스터가 꺼져 있어야 할 때 흐르는 누설 전류에 관한 현상이지만, 일어나는 위치와 원인이 다릅니다. DIBL(드레인 유도 장벽 저하)은 게이트가 짧아 드레인의 전계가 소스 쪽까지 미쳐 소스와 채널 사이의 전위 장벽을 낮추는 현상으로, 드레인 전압이 오를수록 문턱 전압이 내려갑니다. 펀치스루는 소스와 드레인의 공핍층이 합쳐져 게이트의 힘이 미치지 않는 기판 깊은 곳으로 전류가 흐르는 현상이며, DIBL의 극단적인 형태로 볼 수 있습니다. GIDL(게이트 유도 드레인 누설)은 게이트가 드레인과 겹치는 부분의 강한 전계로 생기는 밴드 간 터널링 전류로, 게이트가 얼마나 짧은지보다 게이트-드레인 간 전압에 더 크게 좌우됩니다.

비교 항목DIBLGIDL펀치스루
발생 위치채널의 소스 쪽 끝, 표면 부근. 소스-채널 간 전위 장벽이 낮아집니다게이트와 겹치는 드레인 표면 부근(드레인 끝)채널 아래의 기판 안. 소스와 드레인의 공핍층이 합쳐지는 곳
드러나는 바이어스오프 상태 또는 문턱 부근에서 드레인 전압이 높을 때게이트-드레인 간 전압이 큰 오프 상태(nMOS라면 게이트 0 V 또는 음, 드레인 높음)드레인 전압이 높을 때. 게이트 전압에는 거의 의존하지 않습니다
물리적 원인드레인의 전계가 소스까지 미쳐, 장벽 높이에 대한 게이트의 제어 일부를 빼앗습니다(2차원 정전기 효과)강한 전계로 밴드가 크게 휘어 전자가 가전자대에서 전도대로 터널링합니다(밴드 간 터널링). nMOS에서는 전자가 드레인으로, 정공이 바디로 갑니다드레인 공핍층이 소스 공핍층과 이어져 기판 안의 장벽이 사라지고, 캐리어가 소스에서 드레인으로 직접 흐릅니다
Id-Vg 특성에서의 모습드레인 전압을 올리면 서브스레숄드 곡선이 왼쪽(낮은 게이트 전압 쪽)으로 이동해, 문턱 전압 저하와 오프 전류 증가로 보입니다게이트 전압을 문턱보다 낮춰 가면 드레인 전류가 일단 줄었다가 다시 늘기 시작합니다(낮은 게이트 전압 쪽의 상승)서브스레숄드 기울기가 완만해지고, 게이트 전압을 낮춰도 전류가 충분히 줄지 않아 꺼지지 않습니다
Id-Vd 특성에서의 모습포화 영역에서도 드레인 전압에 따라 전류가 계속 늘어납니다(출력 저항 저하)오프 상태에서 드레인 전압에 따라 전류가 늘며, 게이트 전압이 낮을수록 강해집니다어떤 드레인 전압을 넘으면 게이트 전압과 관계없이 전류가 급격히 늘어납니다
게이트 길이(Lg) 의존성강함. 게이트 길이가 짧을수록 커집니다약함. 드레인 끝에서 일어나며 주로 다른 요인(전계 강도, 드레인 끝의 도핑, 게이트 절연막 두께)으로 정해집니다매우 강함. 짧은 게이트와 저농도 기판에서 일어나기 쉽습니다
전압 의존성문턱 전압이 드레인 전압에 거의 비례해 내려갑니다. 흔히 mV/V로 나타냅니다게이트-드레인 간 전압(Vdg)에 따라 급격히 늘어납니다드레인 전압에 따라 급격히 늘어나며, 게이트로는 거의 제어할 수 없습니다
주요 대책게이트 절연막 박막화(high-k), 얕은 익스텐션, 할로(포켓) 주입, 얇은 바디(FD-SOI, FinFET, GAA)드레인 끝 도핑 프로파일의 완만화(LDD 구조 등), 게이트-드레인 겹침의 최적화, 게이트-드레인 간 전압의 제한기판 도핑 증가(펀치스루 스토퍼 주입), 할로(포켓) 주입, 얕은 접합, 레트로그레이드 웰, 깊은 전류 경로가 없는 구조(SOI, FinFET, GAA)
문제가 되는 곳게이트가 짧은 로직 트랜지스터 전반. 대기 누설 전류와 아날로그 회로의 이득 저하DRAM 셀 트랜지스터처럼 오프 누설이 극히 작아야 하는 소자나, 음의 게이트 전압으로 트랜지스터를 끄는 회로게이트가 지나치게 짧은 트랜지스터나 드레인 전압이 높은 소자. 쓸 수 있는 게이트 길이와 전압의 한계를 정합니다

수치는 대략적인 자릿수 기준이며, 공정 세대와 제품에 따라 달라져요.

상황별 선택 기준

DIBL
게이트가 짧은 트랜지스터의 문턱 전압과 오프 전류가 드레인 전압에 따라 얼마나 변하는지를 나타내는 지표. 낮은 드레인 전압과 높은 드레인 전압에서 문턱 전압을 추출하고, 그 차이를 드레인 전압의 차이로 나눕니다.
GIDL
게이트를 더 깊이 오프 쪽으로(nMOS라면 음의 게이트로) 걸어도 누설이 줄지 않거나 오히려 늘 때 의심합니다. DRAM의 데이터 유지나, 대기 누설을 줄이려고 게이트를 음으로 바이어스하는 설계에서 특히 중요합니다.
펀치스루
단채널 효과의 극단적인 상태로, 게이트의 제어가 전혀 듣지 않은 채 전류가 흐릅니다. 트랜지스터의 최소 게이트 길이와 최대 드레인 전압을 정하는 한계로 다룹니다.

자주 묻는 질문

DIBL과 펀치스루는 무엇이 다른가요?

둘 다 드레인 전압이 소스 쪽 장벽을 낮춥니다. DIBL에서는 채널 표면 부근의 장벽이 내려가 문턱 전압이 낮아지지만, 게이트는 여전히 전류를 제어합니다. 펀치스루에서는 소스와 드레인의 공핍층이 기판 깊은 곳에서 합쳐져 게이트가 닿지 않는 경로로 전류가 흐르므로 트랜지스터를 끌 수 없습니다. 펀치스루를 DIBL이 극단까지 간 상태로 생각하면 이해하기 쉽습니다.

Id-Vg 곡선에서 DIBL과 GIDL은 어떻게 구별하나요?

DIBL은 드레인 전압을 올렸을 때 서브스레숄드 곡선이 왼쪽으로 이동하는 모습으로 나타나며, 게이트 전압을 낮추면 전류는 여전히 줄어듭니다. GIDL은 게이트 전압을 문턱보다 충분히 낮췄을 때 전류가 다시 늘기 시작하는 모습으로 나타납니다. 요컨대 DIBL은 문턱 전압의 이동으로, GIDL은 낮은 게이트 전압 쪽에서의 전류 상승으로 드러납니다.

할로(포켓) 주입은 왜 단채널 효과를 억제하나요?

채널과 같은 형의 도펀트로 소스와 드레인 끝 부근의 도핑을 국소적으로 높이면, 드레인 공핍층이 채널 쪽으로 퍼지지 않게 됩니다. 이로써 채널 전체의 도핑을 높이는 것보다 이동도 손실을 적게 하면서 DIBL, 문턱 전압 롤오프, 펀치스루를 억제합니다. 접합 부근의 도핑이 높아지므로 접합 누설과 접합 용량이 늘 수 있습니다.

FinFET이나 GAA 트랜지스터에서는 이런 현상이 사라지나요?

사라지지는 않지만 DIBL과 펀치스루는 크게 줄어듭니다. 게이트가 얇은 채널을 여러 방향에서 감싸므로 드레인 전계의 영향이 작고, 게이트가 닿지 않는 깊은 전류 경로도 적어집니다. 핀이 기판과 이어진 벌크 FinFET은 보통 핀의 밑동에 고농도 펀치스루 스토퍼를 주입합니다. GIDL은 드레인 끝의 전계로 정해지므로, 새 구조에서도 접합 설계와 바이어스 조건으로 관리해야 합니다.

이해도 확인

DIBL(Drain Induced Barrier Lowering)에 대한 설명으로 올바른 것은?

  1. A게이트 절연막이 시간이 지남에 따라 파괴되는 현상
  2. B배선의 금속 원자가 전류에 의해 이동하는 현상
  3. C드레인 전압이 높을수록 소스 쪽의 전위 장벽이 낮아져 문턱 전압이 저하되는 현상
정답과 해설 보기

정답: C. 드레인 전압이 높을수록 소스 쪽의 전위 장벽이 낮아져 문턱 전압이 저하되는 현상

게이트 길이가 짧으면 드레인의 전계가 소스 근처까지 미쳐 소스와 채널 사이의 전위 장벽을 낮춥니다. 그 결과 드레인 전압이 높을수록 문턱 전압이 내려가고 오프 시 누설 전류가 증가합니다. DIBL은 "드레인 전압 1 V당 문턱 전압의 변화(mV/V)"로 나타내며, 첨단 트랜지스터에서는 수십 mV/V 이하로 억제합니다. 증폭 회로에서는 출력 저항을 낮추는 원인이 되기도 합니다.

게이트와 드레인이 겹치는 부분의 강한 전계에 의해 밴드 간 터널 전류가 흘러 오프 시 누설 전류가 늘어나는 현상은 무엇입니까?

  1. ADIBL
  2. BNBTI
  3. CGIDL(게이트 유도 드레인 누설)
정답과 해설 보기

정답: C. GIDL(게이트 유도 드레인 누설)

트랜지스터가 꺼져 있어도 게이트와 드레인 사이에 큰 전압이 걸리면, 드레인의 게이트 끝 부근에서 밴드가 강하게 휘어 밴드 간 터널 효과로 전류가 흐릅니다. 이것이 GIDL이며, nMOS에서는 게이트 전압을 음으로 할수록 늘어나는 것이 특징입니다. DRAM 셀 트랜지스터처럼 누설을 극히 작게 하고 싶은 소자에서 문제가 되며, 드레인 끝의 농도나 전계 설계로 억제합니다. DIBL은 드레인 전압에 의한 문턱 전압 저하, NBTI는 pMOS의 열화입니다.

MOSFET의 펀치스루의 설명으로 올바른 것은 무엇입니까?

  1. A채널의 이동도가 온도로 떨어지는 것
  2. B소스와 드레인의 공핍층이 이어져 게이트로 제어할 수 없는 전류가 흐르는 것
  3. C게이트 절연막이 절연 파괴되는 것
정답과 해설 보기

정답: B. 소스와 드레인의 공핍층이 이어져 게이트로 제어할 수 없는 전류가 흐르는 것

채널이 짧고 기판 농도가 낮으면 드레인 전압에 의해 드레인 쪽 공핍층이 소스 쪽 공핍층과 이어져, 게이트와 무관하게 기판 깊은 곳을 전류가 흘러 끌 수 없게 됩니다. 이것이 펀치스루입니다. 대책은 소스·드레인 아래에 고농도층(헤일로/포켓 주입)을 넣거나, 접합을 얕게 하거나, 나아가 FinFET이나 GAA처럼 게이트로 채널을 둘러싸 제어할 수 없는 전류 경로를 없애는 것입니다.

  1. 소스·드레인 끝에 채널과 같은 도전형의 불순물을 비스듬히 주입하는 할로(포켓) 주입의 주된 목적은?
  2. MOSFET의 단채널 효과에 해당하는 것은?
  3. MOSFET이 꺼진 상태에서 흐르는 누설 전류의 주된 성분의 조합으로 올바른 것은 무엇입니까?

MOSFET 문제 풀기

주요 용어 설명

DIBL(드레인 유도 장벽 저하)
Drain Induced Barrier Lowering의 약어. 단채널 MOSFET에서 드레인 전압이 높을수록 소스 쪽 전위 장벽이 낮아져 문턱 전압이 저하되는 현상. 오프 시 누설 전류를 늘린다.
GIDL(게이트 유도 드레인 누설)
게이트와 드레인이 겹치는 부분의 강한 전계로 밴드 간 터널 전류가 흘러 오프 시 누설 전류가 증가하는 현상. DRAM의 데이터 유지 등에서 문제가 된다.
펀치스루(Punch-through)
소스와 드레인의 공핍층이 이어져 게이트로 제어할 수 없는 전류가 흐르는 현상. 채널이 너무 짧거나 기판 농도가 너무 낮으면 발생한다.
단채널 효과
게이트 길이가 짧아지면 드레인 전계의 영향으로 문턱 전압이 낮아지거나 오프 시 누설 전류가 증가하는 현상.
할로 주입(포켓 주입)
소스·드레인의 끝에 채널과 같은 도전형의 불순물을 비스듬히 주입하는 방법. 드레인 공핍층의 확장을 억제하여 단채널 효과를 억제한다.
LDD 구조
Lightly Doped Drain의 약어. 드레인의 게이트 쪽 끝만 불순물 농도를 낮추어 전계를 완화하고 핫 캐리어에 의한 열화를 억제하는 구조.
문턱 전압
MOSFET에서 채널(반전층)이 형성되어 전류가 흐르기 시작하는 게이트 전압. Vth로 표기한다.
FinFET
핀(fin) 모양으로 세운 채널을 게이트가 3방향에서 감싸는 입체 구조의 트랜지스터. 단채널 효과를 억제하기 쉽다.

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