Cellule mémoire de SRAM composée de deux inverseurs croisés (4 transistors) et de deux transistors d'accès.
Nom japonais: 6T SRAMセル
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Domaine: SRAM et mémoire flash
Une cellule SRAM 6T est une bascule formée de deux inverseurs CMOS croisés, chacun composé d'un PMOS de tirage vers le haut (pull-up) et d'un NMOS de tirage vers le bas (pull-down), soit quatre transistors au total. La sortie de chaque inverseur commande l'entrée de l'autre, et cette rétroaction positive maintient indéfiniment un nœud de stockage haut et l'autre bas tant que l'alimentation est présente, sans rafraîchissement. Deux transistors d'accès NMOS, commandés par la ligne de mot, relient les deux nœuds de stockage à une paire complémentaire de lignes de bit, BL et BL barre. La cellule est statique mais pas pour autant sans consommation : ses transistors fuient en permanence.
Pour une lecture, les deux lignes de bit sont préchargées à l'état haut puis la ligne de mot est activée ; le nœud qui stocke 0 tire légèrement sa ligne de bit vers le bas, et un amplificateur de lecture détecte cette faible différence. Le courant entrant par le transistor d'accès fait monter ce nœud à 0 : le transistor pull-down doit donc être plus fort que le transistor d'accès, avec un rapport de cellule (cell ratio) d'environ 1,5 à 2,5, sinon la cellule peut basculer. Pour une écriture, une ligne de bit est forcée à l'état bas et le transistor d'accès doit l'emporter sur le PMOS pull-up qui maintient le nœud à l'état haut : le pull-up est donc le plus faible des trois.
Une cellule SRAM 6T occupe environ 120 à 150 F², F étant la dimension minimale, alors qu'une cellule DRAM à un transistor et un condensateur fait environ 6 F² : la SRAM est donc environ 20 fois moins dense et coûte bien plus cher par bit. En contrepartie, elle ne nécessite ni condensateur ni procédé spécial, se fabrique avec les transistors logiques et est accessible en environ une nanoseconde, contre plusieurs dizaines de nanosecondes pour la DRAM. C'est pourquoi les caches sur puce et les bancs de registres utilisent la SRAM, tandis que la mémoire principale utilise la DRAM.
La stabilité en lecture et la capacité d'écriture tirant les dimensions des transistors dans des sens opposés, la variation aléatoire de la tension de seuil fait défaillir certaines cellules lorsque la tension d'alimentation baisse, ce qui fixe une tension de fonctionnement minimale pour les grandes matrices. Une cellule 8T ajoute un port de lecture à deux transistors dont la ligne de bit ne détecte un nœud de stockage qu'à travers la grille d'un transistor, si bien que les lectures ne peuvent pas perturber la valeur stockée. Les chemins de lecture et d'écriture peuvent alors être optimisés séparément et fonctionner simultanément, ce qui améliore le fonctionnement à basse tension au prix d'une cellule plus grande.
Réponse : C. Rendre les transistors de pull-down (de commande) plus forts que les transistors d'accès
En lecture, un courant entre dans le nœud qui conserve le 0 depuis la ligne de bit préchargée à travers le transistor d'accès, et sa tension monte légèrement. Si le transistor de pull-down est nettement plus fort que le transistor d'accès (rapport de cellule β = pull-down/accès d'environ 1,5 à 2,5), cette hausse reste inférieure au seuil de l'inverseur opposé et la donnée ne s'inverse pas. La cellule 8T ou l'assistance à la lecture constituent d'autres remèdes.
Quatre transistors forment deux inverseurs croisés qui maintiennent le bit par rétroaction positive, et deux transistors d'accès relient la cellule aux lignes de bit lorsque la ligne de mot est sélectionnée. On obtient ainsi un élément de stockage stable, sans rafraîchissement, réalisé uniquement avec des transistors logiques.
Non. Les inverseurs croisés restaurent activement les niveaux stockés tant que l'alimentation est présente : la SRAM n'a donc pas besoin de rafraîchissement, mais les données sont perdues à la coupure de l'alimentation.
C'est la force du transistor pull-down rapportée à celle du transistor d'accès, typiquement d'environ 1,5 à 2,5. Un rapport suffisamment élevé empêche le nœud à 0 de dépasser le seuil de basculement pendant une lecture, ce qui évite la perturbation en lecture (read upset).
La cellule SRAM 6T se compose d'un verrou (4 transistors) formé de deux inverseurs dont chaque sortie est reliée à l'entrée de l'autre, et de deux transistors d'accès qui contrôlent la connexion aux lignes de bit.
Quelle structure d'une cellule SRAM classique à 6 transisto…Ligne de bit Rafraîchissement (refresh) 3D NAND Amplification d'écriture (write amplification) Cellule à piégeage de charge Courant tunnel FN (Fowler-Nordheim) Grille flottante Mémoire flash NAND Mémoire flash NOR Mémoire non volatile