下列Verilog的描述中，在邏輯合成時不會成為電路而被忽略的（模擬用描述）是哪一個？

正確答案：C. 像#10這樣的延遲指定

「#10」表示在模擬中將時間推進10個單位，但邏輯合成無法產生延遲，所以會忽略它。電路實際的延遲取決於所使用的閘極與佈線。此外，像$display這類顯示指令，以及檔案的讀寫等測試平台用的描述，也不會成為電路。若在要合成的RTL中混入這類描述，就會成為模擬與實機動作不同的原因。

• A. assign語句會成為組合電路。
• B. 這會成為正反器。
• C. 正確。延遲取決於佈局繞線後的電路。