硬體描述語言與驗證
對邏輯合成或佈局繞線之後的電路（閘級網表），加入延遲資訊進行模擬的主要目的為何？
- A比RTL模擬更快地執行大量測試
- B確認RTL模擬中看不到的初始化或重置的缺陷、合成結果的差異，以及與延遲有關的問題
- C縮小電路的面積
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正確答案：B. 確認RTL模擬中看不到的初始化或重置的缺陷、合成結果的差異，以及與延遲有關的問題
RTL模擬雖然快，但X樂觀會隱藏不定值的問題，而且當合成後變成與描述不同的電路時也無法察覺。在閘級模擬中，以實際產生的閘極與正反器確認動作，並以SDF格式給予各個閘極與佈線的延遲，就能看到與延遲有關的問題。不過因為非常慢，所以一般只以有限的測試來進行。
- A. 閘級模擬會慢得多。
- B. 正確。延遲資訊以SDF等格式給予。
- C. 並不會改變面積。