硬體描述語言與驗證
SystemVerilog的logic型的優點，下列何者正確？
- A不必在意wire與reg的區別，無論是assign或always都可以賦值（驅動源只有1個的訊號時）
- B保證一定會成為正反器
- C因為無法持有X或Z的值，所以模擬會變快
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正確答案：A. 不必在意wire與reg的區別，無論是assign或always都可以賦值（驅動源只有1個的訊號時）
在Verilog中，若以always賦值就必須寫成reg，若以assign驅動則必須寫成wire，每當改變用法就要修改宣告，既費工又會產生錯誤。SystemVerilog的logic型兩種方式都可以賦值，所以多數情況下只用這一種就能撰寫。不過，具有多個驅動源的訊號（三態匯流排等）要使用wire。logic是包含X與Z的4值型別。
- A. 正確。宣告的錯誤會減少。
- B. 是否成為正反器取決於寫法。
- C. logic可以取4值。2值的型別是bit。