硬體描述語言與驗證
將上方的描述針對FPGA進行邏輯合成時，一般會如何處理？
reg [7:0] mem [0:255];
always @(posedge clk) begin
if (we) mem[addr] <= din;
dout <= mem[addr];
end- A無法合成，所以會發生錯誤
- B成為256個獨立的加法器
- C被推論為8位元×256字的記憶體，並分配給FPGA內建的區塊RAM
硬體描述語言與驗證
reg [7:0] mem [0:255];
always @(posedge clk) begin
if (we) mem[addr] <= din;
dout <= mem[addr];
end