タイミング解析とCDC

周期 2.0 ns のクロックで、時刻0の立ち上がりエッジでデータを出すフリップフロップから、時刻 1.0 ns に開いて(透過になって)時刻 2.0 ns に閉じるラッチへの経路がある。データがラッチに時刻 1.4 ns に着いたとき、このラッチで借りた時間(タイムボロー)はいくらか。

  1. A0.6 ns
  2. B0.4 ns
  3. C1.4 ns
答えと解説を見る

正解:B. 0.4 ns

ラッチは開いている間は入力をそのまま通すので、データが開くエッジより遅れて着いても、閉じる前に着けば正しく受け取れます。開くエッジ(1.0 ns)を超えて使った 1.4 − 1.0 = 0.4 ns がタイムボローで、その分だけ次の段が使える時間が減ります。0.6 ns は閉じるまでの残り時間、1.4 ns は到着時刻そのものです。借りられる上限は、閉じるエッジからラッチのセットアップ時間を引いた時刻までです。

この分野を解く 分野ページへ

タイミング解析とCDCの参考書を探す PR

Amazonの検索結果へのリンクです。Amazonのアソシエイトとして、半導体教室は適格販売により収入を得ています。

タイミング解析とCDCのほかの問題

  1. クロックとイネーブル信号の2入力ANDゲートでクロックを止める回路で、STAのクロックゲーティングチェックが確認する内容として正しいものはどれか。
  2. 周期 2.0 ns のクロックで、入力端子に set_input_delay 0.6 ns が設定されている。内部のフリップフロップのセットアップ時間が 0.1 ns、クロックの遅延とスキューを無視すると、入力端子からフリップフロップまでのチップ内部の経路に許される最大遅延はいくらか。
  3. set_output_delay に指定する値が表すものとして正しいものはどれか。
  4. 周期 2.5 ns(400 MHz)のクロックで、出力端子に set_output_delay 0.8 ns が設定されている。出力端子を駆動するフリップフロップのクロック→出力遅延が 0.2 ns のとき、フリップフロップから出力端子までの組み合わせ回路と配線に許される最大遅延はいくらか(クロックの遅延は無視する)。
  5. 周期 1.0 ns のクロックで、フリップフロップA→B→Cとつながる経路がある。A→Bはクロック→出力遅延とセットアップ時間を含めて 1.2 ns が必要で、B→Cは 0.8 ns で足りる。スキューを意図的に使って両方のセットアップを満たすには、Bのクロックをどうすればよいか(AとCのクロックは同時に届くものとする)。