タイミング解析とCDC

set_output_delay に指定する値が表すものとして正しいものはどれか。

  1. Aチップ内部のフリップフロップから出力端子までの遅延の上限
  2. Bデータが出力端子を出てから受け側デバイスに取り込まれるまでに、チップの外で必要な時間
  3. C出力端子が駆動できる電流の大きさ
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正解:B. データが出力端子を出てから受け側デバイスに取り込まれるまでに、チップの外で必要な時間

set_output_delay は、チップの外側で消費される時間を、クロックのエッジを基準にして指定するものです。例えば基板の配線遅延が 0.3 ns、受け側デバイスのセットアップ時間が 0.7 ns なら、出力遅延は 1.0 ns とし、STAは周期からこの値を引いた残りの時間で、内部のフリップフロップから出力端子までの経路を確認します。内部の遅延の上限は、この制約から結果として決まるもので、直接指定する値ではありません。駆動電流はタイミング制約とは別の項目です。

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タイミング解析とCDCのほかの問題

  1. 周期 2.5 ns(400 MHz)のクロックで、出力端子に set_output_delay 0.8 ns が設定されている。出力端子を駆動するフリップフロップのクロック→出力遅延が 0.2 ns のとき、フリップフロップから出力端子までの組み合わせ回路と配線に許される最大遅延はいくらか(クロックの遅延は無視する)。
  2. 周期 1.0 ns のクロックで、フリップフロップA→B→Cとつながる経路がある。A→Bはクロック→出力遅延とセットアップ時間を含めて 1.2 ns が必要で、B→Cは 0.8 ns で足りる。スキューを意図的に使って両方のセットアップを満たすには、Bのクロックをどうすればよいか(AとCのクロックは同時に届くものとする)。
  3. クロックを分周回路で2分周して別の回路に使う場合、SDCでの扱いとして正しいものはどれか。
  4. 非同期リセット付きフリップフロップで、リセットの解除がクロックのエッジに近すぎないかをSTAで調べるチェックはどれか。
  5. 2つのクロックドメインの間の経路で、同期化回路が必要になるのはどれか。