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タイミング解析とCDC

クロックとイネーブル信号の2入力ANDゲートでクロックを止める回路で、STAのクロックゲーティングチェックが確認する内容として正しいものはどれか。

  1. Aイネーブル信号が、クロックの立ち上がりエッジと同時に変化していること
  2. Bイネーブル信号が、クロックが1の期間にだけ変化していること
  3. Cイネーブル信号がクロックが1の期間に変化せず、クロックが0の間に変化を終えていること
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正解：C. イネーブル信号がクロックが1の期間に変化せず、クロックが0の間に変化を終えていること

ANDゲートでは、クロックが1の間にイネーブルが変わると、出力のクロックが途中で切れたり短いパルス(グリッチ)が出たりします。そこでSTAは、イネーブルがクロックの立ち上がりより前に安定すること(ゲーティングのセットアップ)と、立ち下がりの後まで保たれること(ゲーティングのホールド)を確認します。周期 2.0 ns、デューティ比50%なら、イネーブルの変化は立ち下がりから次の立ち上がりまでの 1.0 ns の間に収める必要があります。ラッチを組み込んだクロックゲーティングセルを使うと満たしやすくなります。

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タイミング解析とCDCのほかの問題

  1. 周期 2.0 ns のクロックで、入力端子に set_input_delay 0.6 ns が設定されている。内部のフリップフロップのセットアップ時間が 0.1 ns、クロックの遅延とスキューを無視すると、入力端子からフリップフロップまでのチップ内部の経路に許される最大遅延はいくらか。
  2. set_output_delay に指定する値が表すものとして正しいものはどれか。
  3. 周期 2.5 ns(400 MHz)のクロックで、出力端子に set_output_delay 0.8 ns が設定されている。出力端子を駆動するフリップフロップのクロック→出力遅延が 0.2 ns のとき、フリップフロップから出力端子までの組み合わせ回路と配線に許される最大遅延はいくらか(クロックの遅延は無視する)。
  4. 周期 1.0 ns のクロックで、フリップフロップA→B→Cとつながる経路がある。A→Bはクロック→出力遅延とセットアップ時間を含めて 1.2 ns が必要で、B→Cは 0.8 ns で足りる。スキューを意図的に使って両方のセットアップを満たすには、Bのクロックをどうすればよいか(AとCのクロックは同時に届くものとする)。
  5. クロックを分周回路で2分周して別の回路に使う場合、SDCでの扱いとして正しいものはどれか。