논리 합성이나 정적 타이밍 분석에서 클록 주기나 입출력 지연 등 타이밍 조건을 기술한 것을 무엇이라고 하는가?

정답: B. 타이밍 제약(SDC 등)

타이밍 제약에는 클록의 주기와 파형, 입출력 포트의 지연, 타이밍을 검증하지 않는 경로(false path)나 여러 사이클을 들여도 되는 경로의 지정 등이 기술되며, SDC 형식 등으로 작성됩니다. 툴은 이 제약을 만족하도록 회로를 최적화하고 검증합니다. 제약이 잘못되어 있으면 툴상으로는 모두 합격이어도 올바르게 동작하지 않는 칩이 만들어집니다. PDK는 설계 데이터 일체, GDSII는 레이아웃 형식입니다.