Liste des signaux écrite dans @( ) après always en Verilog, qui déclenchent l'exécution du bloc. Un oubli dans un circuit combinatoire crée un écart entre la simulation et le circuit.
Nom japonais: センシティビティリスト
« Liste de sensibilité » apparaît dans 4 questions d'entraînement réparties sur 1 thèmes, dont HDL et vérification.
Domaine: HDL et vérification
Réponse : C. Elle représente un circuit combinatoire, exécuté chaque fois que l'un des signaux lus dans le bloc change
Le contenu de @( ) après always est la liste de sensibilité, qui spécifie les signaux dont le changement déclenche l'exécution du bloc. « * » revient à y placer automatiquement tous les signaux lus dans le bloc, ce qui représente correctement un circuit combinatoire. Une liste écrite à la main est sujette aux oublis ; pour les circuits combinatoires, il est plus sûr d'utiliser « @(*) » ou always_comb de SystemVerilog.
Réponse : C. Examiner la description sans simulation pour détecter des problèmes comme les incohérences de largeur, les verrous non voulus ou les écritures non synthétisables
Les outils de lint examinent statiquement la description HDL au regard de règles et signalent les écritures syntaxiquement correctes mais susceptibles de poser problème : affectation entre signaux de largeurs différentes, oubli dans la liste de sensibilité, inférence de verrous, mélange d'affectations bloquantes et non bloquantes, mauvaise gestion des horloges, etc. Exécutables sans écrire de tests, ils réduisent l'effort de vérification ultérieur lorsqu'ils sont utilisés dès les premières phases de conception.
Le contenu de @( ) après always est la liste de sensibilité, qui spécifie les signaux dont le changement déclenche l'exécution du bloc.
Que signifie l'écriture « always @(*) » en Verilog ?Le simulateur n'exécutant le bloc qu'au changement des signaux de la liste de sensibilité, lorsque seul b change, y conserve son ancienne valeur.
Voulant un circuit combinatoire, on a écrit le code ci-dess…La liste de sensibilité contenant « negedge rst_n », le bloc s'exécute aussi à l'instant où rst_n passe de 1 à 0, et q passe à 0 indépendamment de l'horloge.
Quel est le type et le comportement de la réinitialisation …Les outils de lint examinent statiquement la description HDL au regard de règles et signalent les écritures syntaxiquement correctes mais susceptibles de poser problème : affectation entre signaux de largeurs différentes, oubli dans la liste de sensibilité, inférence de verrous, mélange d'affectations bloquantes et non bloquantes, mauvaise gestion des horloges, etc.
Quel est le rôle des outils de lint utilisés en vérificatio…Circuit combinatoire Verilog SystemVerilog Synthèse logique Réinitialisation asynchrone Lint Inférence Affectation bloquante Affectation non bloquante Banc de test (testbench)