Description destinée à la simulation qui applique des entrées au circuit à vérifier et contrôle l'exactitude des sorties. N'étant pas synthétisée, elle peut utiliser librement délais, instructions d'affichage, etc.
Nom japonais: テストベンチ
« Banc de test (testbench) » apparaît dans 5 questions d'entraînement réparties sur 1 thèmes, dont HDL et vérification.
Domaine: HDL et vérification
Un banc de test est un module HDL de plus haut niveau, généralement sans ports, qui instancie la conception à vérifier (DUT) et l'entoure de tout ce qu'il faut pour l'exercer. Il génère l'horloge, par exemple always #5 clk = ~clk; qui bascule toutes les 5 unités de temps et donne une période de 10 ns avec une unité de 1 ns, applique le reset, pilote les stimuli d'entrée et observe les sorties. Il peut aussi lire des vecteurs de test dans des fichiers, écrire des journaux et enregistrer des chronogrammes. Le DUT est la conception synthétisable ; le banc de test n'existe qu'en simulation.
Comme un banc de test n'est jamais synthétisé, il peut utiliser des fonctionnalités sans signification matérielle. Les instructions de délai comme #10 font avancer le temps de simulation, $display et les entrées-sorties fichier affichent ou enregistrent des valeurs, et l'opérateur d'égalité stricte === compare littéralement les bits X et Z, ce qui permet à un test de détecter une sortie devenue inconnue. La synthèse ignore ou rejette ces constructions ; elles doivent donc rester hors du RTL. Si elles se glissent dans le code de conception, le comportement en simulation et celui du matériel peuvent diverger d'une manière difficile à déboguer.
Un bogue courant des bancs de test consiste à modifier une entrée du DUT par une affectation bloquante exactement au même instant de simulation que le front montant de l'horloge. Que les bascules du DUT capturent l'ancienne ou la nouvelle valeur dépend alors de l'ordre dans lequel le simulateur exécute les événements, une course dont le résultat peut même différer d'un simulateur à l'autre. Une pratique plus sûre consiste à piloter les entrées sur le front opposé de l'horloge ou un peu après le front actif, à utiliser des affectations non bloquantes, ou à recourir aux clocking blocks de SystemVerilog, qui définissent explicitement les instants d'échantillonnage et de pilotage.
Pour un petit bloc, l'examen visuel des chronogrammes peut suffire, mais cela ne passe pas à l'échelle. Un banc de test autovérifiant calcule ou recherche le résultat attendu pour chaque entrée, souvent avec un modèle de référence, le compare automatiquement à la sortie du DUT et signale les écarts comme des erreurs. Des milliers de tests peuvent alors s'exécuter sans surveillance, par exemple la nuit en régression. Les projets plus importants s'appuient sur ce principe avec des stimuli aléatoires sous contraintes, des scoreboards et la collecte de couverture, et l'effort de vérification égale ou dépasse souvent celui de la conception.
Réponse : B. Une description destinée à la simulation, qui applique des entrées au circuit vérifié et contrôle la justesse des sorties, sans être synthétisée
Le banc de test est une description HDL qui instancie le circuit vérifié (DUT), génère et applique horloge, réinitialisation et signaux d'entrée, et observe les sorties. N'étant pas destiné à devenir un circuit, il peut librement utiliser les fonctions de simulation : délais, lectures et écritures de fichiers, commandes d'affichage. Il demande parfois autant d'efforts que la conception, voire davantage.
Réponse : A. La valeur capturée, d'avant ou d'après le changement, dépend de l'ordre d'exécution (course) ; on décale légèrement les entrées par rapport au front d'horloge ou on les modifie par affectation non bloquante
Si, au même instant, le banc de test réécrit les entrées et les bascules du circuit les capturent, la valeur capturée sera ancienne ou nouvelle selon l'ordre d'exécution choisi par le simulateur. C'est une course (race) de simulation, dont le résultat peut varier d'un simulateur à l'autre. On l'évite en modifiant les entrées sur le front descendant, en les retardant légèrement, ou en utilisant l'affectation non bloquante ou les clocking blocks de SystemVerilog.
Non. Un banc de test est écrit uniquement pour la simulation ; il utilise donc librement délais, instructions d'affichage, entrées-sorties fichier et autres constructions qui ne peuvent pas devenir du matériel.
DUT signifie design under test (conception sous test), le module synthétisable que le banc de test instancie, pilote avec des stimuli et vérifie.
L'opérateur == renvoie X si l'un des opérandes contient des bits X ou Z, comme un comparateur matériel. L'opérateur === compare littéralement X et Z et renvoie toujours 0 ou 1 ; les bancs de test l'utilisent donc pour détecter des sorties inconnues.
Le banc de test est une description HDL qui instancie le circuit vérifié (DUT), génère et applique horloge, réinitialisation et signaux d'entrée, et observe les sorties.
Quelle est la définition du banc de test utilisé en vérific…Si, au même instant, le banc de test réécrit les entrées et les bascules du circuit les capturent, la valeur capturée sera ancienne ou nouvelle selon l'ordre d'exécution choisi par le simulateur.
Dans un banc de test, modifier les entrées du circuit par a…Un banc de test autovérifiant calcule ou tient en table la sortie attendue pour chaque entrée, la compare automatiquement à celle du circuit et signale toute divergence comme une erreur.
Quelle est la caractéristique d'un banc de test autovérifia…===, appelé égalité de cas (case equality), compare littéralement X à X et Z à Z, ce qui permet de vérifier dans un banc de test que « la sortie ne vaut pas X ».
Quelle est la différence entre les opérateurs d'égalité « =…PLL (boucle à verrouillage de phase) Affectation bloquante Affectation non bloquante SystemVerilog Verilog Comparateur Boucle combinatoire Codage one-hot Instruction generate Langage de description matérielle