Was ist Sensitivitätsliste (Sensitivity List)?

Die Liste in @( ) nach einem Verilog-always, die die Signale nennt, die den Block auslösen. Auslassungen in kombinatorischer Logik führen dazu, dass Simulation und Hardware voneinander abweichen.

Japanische Bezeichnung: センシティビティリスト

Fachgebiet: HDL und Verifikation