センシティビティリスト란?

せんしてぃびてぃりすと

Verilogのalwaysの後の@( )に書く、ブロックを実行するきっかけとなる信号の並び。組み合わせ回路で書き漏れるとシミュレーションと回路が食い違う。

일본어 명칭: センシティビティリスト

분야: HDL과 검증