ネットリスト란?
ねっとりすと
回路を構成する素子(セル)と、それらの接続関係を記述したデータ。論理合成の出力であり、配置配線やタイミング解析の入力になる。
일본어 명칭: ネットリスト
분야: IC 설계 흐름과 EDA
관련 용어
高位合成(HLS) 論理合成 配置配線 DRC(デザインルールチェック) FPGA LVS PDK(プロセスデザインキット) RTL(レジスタ転送レベル) SPICE STA(静的タイミング解析)
ねっとりすと
回路を構成する素子(セル)と、それらの接続関係を記述したデータ。論理合成の出力であり、配置配線やタイミング解析の入力になる。
일본어 명칭: ネットリスト
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高位合成(HLS) 論理合成 配置配線 DRC(デザインルールチェック) FPGA LVS PDK(プロセスデザインキット) RTL(レジスタ転送レベル) SPICE STA(静的タイミング解析)