PLL vs. DLL: die wichtigsten Unterschiede im Überblick

Beide erfassen die Phasenabweichung zu einem Referenztakt und regeln sie per Rückkopplung auf null, verstellen dabei aber unterschiedliche Größen. Eine PLL verstellt die Frequenz eines spannungsgesteuerten Oszillators (VCO) und gleicht den selbst erzeugten Takt an die Referenz an; in Kombination mit einem Frequenzteiler kann sie so ein Vielfaches der Referenzfrequenz erzeugen. Eine DLL schickt den Eingangstakt selbst durch eine Verzögerungsleitung und richtet nur durch Einstellen dieser Verzögerung die Phase aus. Die Frequenz kann sie daher nicht ändern, dafür akkumuliert sich kein Jitter, und die Schleife ist stabil und leicht zu entwerfen.

MerkmalPLLDLL
NamePhase-Locked Loop (Phasenregelschleife)Delay-Locked Loop (Verzögerungsregelschleife)
StellgrößeFrequenz des VCO (die Phase ist das Integral der Frequenz)Verzögerung der Verzögerungsleitung
HauptkomponentenPhasen-Frequenz-Detektor, Ladungspumpe, Schleifenfilter, VCO, RückkopplungsteilerPhasendetektor, Ladungspumpe, Schleifenfilter (Kondensator), spannungsgesteuerte Verzögerungsleitung
AusgangstaktVom VCO selbst erzeugter TaktVerzögerter Eingangstakt
FrequenzvervielfachungMöglich. Mit einem 1/N-Teiler in der Rückkopplung das N-Fache der Referenz (auch gebrochenzahlige Verfahren existieren)Grundsätzlich nicht möglich. Der Ausgang hat dieselbe Frequenz wie der Eingang (es gibt Verfahren, die mehrphasige Ausgänge zur Vervielfachung kombinieren)
JitterSchwankungen des VCO akkumulieren sich Periode für Periode; nur Anteile unterhalb der Schleifenbandbreite werden ausgeregelt. Vom Referenzjitter werden Anteile oberhalb der Bandbreite entferntDie Verzögerungsleitung akkumuliert keinen Jitter. Der Eingangsjitter gelangt nahezu unverändert zum Ausgang
SchleifenstabilitätDer VCO wirkt als Integrator, daher ist die Schleife mindestens zweiter Ordnung; das Schleifenfilter muss mit Blick auf die Phasenreserve entworfen werdenDie Verzögerungsleitung wirkt nicht integrierend, daher ist eine Schleife erster Ordnung möglich – stabil und leicht zu entwerfen
Einrasten (Lock)Kann über einen weiten Frequenzbereich einrasten, braucht aber relativ lange bis zum LockRastet schnell ein, aber der Verzögerungsbereich ist begrenzt; Vorsicht vor Falsch-Lock auf eine um eine Periode verschobene Position
Typische AnwendungenErzeugung hochfrequenter Takte aus einer Quarzreferenz, Frequenzsynthesizer im Funk, SerDes-Takte und Clock-and-Data-Recovery (CDR)Ausrichtung von Ausgang und Takt bei DDR-DRAM, Takt-Deskew, Erzeugung mehrphasiger Takte

Die Zahlenwerte sind typische Größenordnungen und variieren je nach Prozessgeneration und Produkt.

Wann welche Variante?

PLL
Wenn ein Takt mit einer anderen Frequenz als der Referenz benötigt wird (meist einem Vielfachen davon): Erzeugung von CPU- oder SerDes-Takten aus einer Quarzreferenz oder von Funkfrequenzen.
DLL
Wenn die Frequenz gleich bleiben darf und chipinterne Verzögerungen kompensiert werden sollen, um die Taktphase auszurichten: Ausrichtung der Datenausgabe bei DDR-DRAM oder Takt-Deskew.
Kombination
Häufig erzeugt eine PLL einen Takt der benötigten Frequenz, und in Speicherschnittstellen u. Ä. nimmt eine DLL auf Basis dieses Takts die feine Phasenjustierung vor (z. B. Verschieben des Strobes um eine Viertelperiode).

Häufige Fragen

Warum kann eine DLL die Frequenz nicht ändern?

Weil der Ausgang einer DLL der durch die Verzögerungsleitung verzögerte Eingangstakt ist. Wie auch immer man die Verzögerung ändert, der Flankenabstand bleibt derselbe wie am Eingang, also ändert sich die Frequenz nicht. Eine PLL besitzt einen selbst schwingenden VCO und gleicht den geteilten Takt an die Referenz an, daher kann sie das N-Fache der Referenzfrequenz erzeugen.

Warum akkumuliert sich in einer DLL kein Jitter?

Jede Ausgangsflanke einer DLL ist eine verzögerte Eingangsflanke und übernimmt keinen Fehler aus der vorherigen Periode. Beim VCO einer PLL beginnt jede Periode am Ende der vorherigen, daher summieren sich die Schwankungen und bleiben bestehen, bis die Schleife sie ausregelt. Im Gegenzug reicht eine DLL den Eingangsjitter unverändert durch.

Wie legt man die Schleifenbandbreite einer PLL fest?

Eine größere Bandbreite regelt VCO-Schwankungen schneller aus, lässt aber mehr Jitter des Referenztakts durch. Eine kleinere Bandbreite filtert den Referenzjitter gut, lässt aber VCO-Schwankungen bestehen und verlangsamt das Einrasten. Man entscheidet danach, ob Referenz oder VCO weniger rauscht, und nach der Schleifenstabilität (Phasenreserve).

Warum wird in DDR-DRAM eine DLL verwendet?

Der chipinterne Taktpfad und die Ausgangsschaltung haben Verzögerungen, die sich mit Spannung und Temperatur ändern. Kompensiert eine DLL diese Verzögerung, können die Daten ausgerichtet an den Flanken des externen Takts ausgegeben werden. Da die Frequenz nicht geändert werden muss, eignet sich die DLL, die kaum zusätzlichen Jitter verursacht.

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Welche Schaltung erzeugt unter Phasenanbindung an einen Referenztakt einen Takt mit einem ganzzahligen Vielfachen dieser Frequenz?

  1. APLL (Phasenregelschleife)
  2. BGleichrichter
  3. CSample-and-Hold-Schaltung
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Antwort: A. PLL (Phasenregelschleife)

Eine PLL besteht aus Phasendetektor, Schleifenfilter, spannungsgesteuertem Oszillator (VCO) und Frequenzteiler und regelt so, dass das durch den Teiler geteilte VCO-Ausgangssignal phasengleich mit dem Referenztakt ist. Bei einem Teilerverhältnis N entsteht die N-fache Referenzfrequenz, z. B. ein CPU-Takt von mehreren GHz aus einem 25-MHz-Quarz. Mit gebrochenem Teilerverhältnis (Fractional-N) lassen sich auch feine Frequenzen synthetisieren; Einsatz auch als Lokaloszillator in Funksystemen und zur Taktrückgewinnung in schneller serieller Kommunikation.

Welche Aussage zum „Clock Skew“ synchroner Schaltungen ist richtig?

  1. ADie Taktfrequenz schwankt mit der Zeit
  2. BUnterschied der Ankunftszeit des Taktsignals an den einzelnen Flipflops
  3. CDie Spannung des Taktsignals wird höher als die Versorgungsspannung
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Antwort: B. Unterschied der Ankunftszeit des Taktsignals an den einzelnen Flipflops

Der Clock Skew ist der Unterschied der Zeitpunkte, zu denen derselbe Takt aufgrund unterschiedlicher Leitungslängen und Lasten an den einzelnen Flipflops ankommt. Verzögert sich der Takt auf der Empfangsseite, ist das für Setup günstig, für Hold aber ungünstig, und umgekehrt. Der Taktbaum, der den gesamten Chip erreicht, wird per CTS (Clock Tree Synthesis) entworfen, und der Skew wird durch Anordnung der Puffer und Angleichen der Leitungslängen auf einige zehn ps oder weniger gehalten. Zeitliche Schwankungen der Periode sind Jitter.

Was ist das Hauptziel der Taktbaumsynthese (CTS) beim Place and Route?

  1. ADie Streuung der Zeit (Skew), bis das Taktsignal die einzelnen Flipflops erreicht, zu verringern
  2. BDie Versorgungsspannung zu erhöhen
  3. CEntwurfsregelverletzungen des Layouts zu beheben
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Antwort: A. Die Streuung der Zeit (Skew), bis das Taktsignal die einzelnen Flipflops erreicht, zu verringern

Streut der Zeitpunkt, zu dem der Takt die Millionen Flipflops im Chip erreicht, entstehen Timing-Verletzungen. Bei CTS werden Puffer baumartig angeordnet, um den Takt zu verteilen und die Streuung (Skew) der Ankunftszeiten an den einzelnen Flipflops zu verringern. Da der Takt ständig schaltet, kann der Taktbaum einen großen Teil der Leistungsaufnahme des Chips ausmachen. Versorgungsspannung und Behebung von DRC-Verletzungen sind andere Ziele.

  1. Warum wird die zeitliche Schwankung (Jitter) des Abtasttakts bei der A/D-Wandlung hochfrequenter Signale zum Problem?
  2. Was ist der Hauptgrund, warum Quarzoszillatoren weit verbreitet als Taktquelle für Uhren und Mikrocontroller dienen?

Übungsfragen zu Analog- und Elektronikschaltungen

Wichtige Begriffe erklärt

PLL (Phasenregelschleife)
Schaltung, die die Phasendifferenz zu einem Referenztakt erfasst, einen Oszillator nachregelt und einen zur Referenz synchronen Takt mit z. B. ganzzahlig vervielfachter Frequenz erzeugt. Wird zur Takterzeugung in CPUs und zur Frequenzsynthese im Funk verwendet.
Jitter
Kleine zeitliche Schwankungen der Flanken von Takt- oder Signalen gegenüber dem Idealzeitpunkt. Beim Abtasten hochfrequenter Signale führt schon wenig Jitter zu großen Spannungsfehlern.
Taktversatz (Clock Skew)
Zeitunterschied, mit dem dasselbe Taktsignal bei den einzelnen Flipflops eintrifft. Da er die Setup- und Hold-Reserven verändert, wird er bei der Clock-Tree-Synthese klein gehalten.
Phasenreserve (Phase Margin)
Reserve bis zu einer Phasenverschiebung von 180° bei der Frequenz, bei der die Schleifenverstärkung der Gegenkopplung 1 (0 dB) beträgt. Ist sie klein, schwingt die Antwort nach; bei 0 oder weniger oszilliert die Schaltung. Als Richtwert gelten 45–60° oder mehr.

Verwandte Vergleiche