Nederlands
Menu

PLL versus DLL: regeling, frequentievermenigvuldiging, jitter en toepassingen

Beide detecteren het faseverschil met een referentieklok en regelen via terugkoppeling tot dat verschil nul is, maar ze sturen iets anders bij. Een PLL regelt de frequentie van een spanningsgestuurde oscillator (VCO) en brengt een zelf opgewekte klok in lijn met de referentie, zodat hij samen met een deler een veelvoud van de referentiefrequentie kan maken. Een DLL stuurt de ingangsklok zelf door een vertragingslijn en past alleen die vertraging aan om de fase gelijk te trekken; de frequentie kan hij niet veranderen, maar er stapelt zich geen jitter op en de lus is stabiel en eenvoudig te ontwerpen.

KenmerkPLLDLL
NaamPhase-Locked Loop (fasevergrendelde lus)Delay-Locked Loop (vertragingsvergrendelde lus)
Wat wordt geregeldDe frequentie van de VCO (fase is de integraal van de frequentie)De vertraging van de vertragingslijn
Belangrijkste onderdelenFase-frequentiedetector, ladingspomp, lusfilter, VCO en terugkoppeldelerFasedetector, ladingspomp, lusfilter (condensator) en spanningsgestuurde vertragingslijn
UitgangsklokEen klok die de VCO zelf opwektEen vertraagde versie van de ingangsklok
FrequentievermenigvuldigingMogelijk. Met een 1/N-deler in de terugkoppeling ontstaat N keer de referentie (er zijn ook fractionele methoden)In principe niet. De uitgang heeft dezelfde frequentie als de ingang (er zijn methoden die meerfasige uitgangen combineren om te vermenigvuldigen)
JitterFluctuaties van de VCO stapelen zich elke periode op en alleen componenten onder de lusbandbreedte worden gecorrigeerd. Van de referentiejitter worden componenten boven de bandbreedte verwijderdDe vertragingslijn stapelt geen jitter op. Ingangsjitter komt vrijwel ongewijzigd op de uitgang
LusstabiliteitDe VCO werkt als integrator, waardoor de lus van de tweede orde of hoger is en het lusfilter met oog op de fasemarge moet worden ontworpenDe vertragingslijn integreert niet, zodat de lus van de eerste orde kan zijn; stabiel en eenvoudig te ontwerpen
VergrendelingKan over een breed frequentiebereik vergrendelen, maar het vergrendelen duurt relatief langVergrendelt snel, maar het vertragingsbereik is beperkt en er moet worden gewaakt voor een foute vergrendeling één periode verschoven
Belangrijkste toepassingenHoogfrequente klokken maken uit een kristalreferentie, frequentiesynthesizers voor radio, SerDes-klokken en clock and data recovery (CDR)Uitlijning van uitgang en klok in DDR-DRAM, klok-deskew en het opwekken van meerfasige klokken

De getalswaarden zijn typische ordegroottes en variëren per procesgeneratie en product.

Wanneer welke variant?

PLL
Wanneer een klok met een andere frequentie dan de referentie nodig is (meestal een veelvoud hoger). Bij het maken van CPU- of SerDes-klokken uit een kristalreferentie en bij het opwekken van radiofrequenties.
DLL
Wanneer de frequentie hetzelfde mag blijven en je de interne vertraging van de chip wilt opheffen om de klokfase uit te lijnen. Uitlijning van de data-uitgang van DDR-DRAM en klok-deskew.
Combinatie
Een veelgebruikte combinatie is dat een PLL de klok met de benodigde frequentie maakt, waarna in bijvoorbeeld geheugeninterfaces een DLL op basis van die klok de fijne faseafstelling doet (bijvoorbeeld de strobe een kwart periode verschuiven).

Veelgestelde vragen

Waarom kan een DLL de frequentie niet veranderen?

Omdat de uitgang van een DLL de ingangsklok is, vertraagd door een vertragingslijn. Hoe je de vertraging ook verandert, de afstand tussen de flanken blijft gelijk aan die van de ingang en de frequentie verandert niet. Een PLL heeft een zelf oscillerende VCO en brengt de gedeelde klok in lijn met de referentie, zodat hij N keer de referentiefrequentie kan maken.

Waarom stapelt jitter zich in een DLL niet op?

Elke uitgangsflank van een DLL is een vertraagde ingangsflank en neemt de fout van de vorige periode niet over. Bij de VCO van een PLL begint elke periode waar de vorige eindigde, zodat fluctuaties zich opstapelen en blijven bestaan tot de lus ze corrigeert. Daar staat tegenover dat een DLL ingangsjitter ongewijzigd doorlaat.

Hoe kies je de lusbandbreedte van een PLL?

Een bredere bandbreedte corrigeert VCO-fluctuaties sneller, maar laat jitter van de referentieklok gemakkelijker door. Een smallere bandbreedte filtert referentiejitter goed weg, maar laat VCO-fluctuaties over en vergrendelt ook langzamer. De keuze hangt af van welke van de twee, referentie of VCO, minder ruis heeft en van de lusstabiliteit (fasemarge).

Waarom wordt in DDR-DRAM een DLL gebruikt?

Het interne klokpad en de uitgangsschakeling van de chip hebben vertraging die met spanning en temperatuur verandert. Door die vertraging met een DLL op te heffen, kan de data in lijn met de flanken van de externe klok worden uitgegeven. De frequentie hoeft niet te veranderen, dus een DLL, die nauwelijks jitter toevoegt, is hier geschikt.

Test uw begrip

Welke schakeling maakt een klok met een frequentie die bijvoorbeeld een geheel veelvoud van een referentieklok is, terwijl de fase op de referentieklok wordt afgestemd?

  1. APLL (phase-locked loop)
  2. BGelijkrichter
  3. CSample-and-holdschakeling
Antwoord en toelichting tonen

Antwoord: A. PLL (phase-locked loop)

Een PLL bestaat uit een fasedetector, een lusfilter, een spanningsgestuurde oscillator (VCO) en een frequentiedeler en regelt zodanig dat de fase van het gedeelde VCO-signaal gelijk is aan die van de referentieklok. Bij deelverhouding N wordt een frequentie van N maal de referentie verkregen; uit een kristal van 25 MHz kan bijvoorbeeld een CPU-klok van enkele GHz worden gemaakt. Met fractionele deling (fractional-N) kunnen ook fijne frequenties worden gesynthetiseerd, en de PLL wordt gebruikt voor lokale oscillatoren in draadloze communicatie en voor klokherstel bij snelle seriële communicatie.

Welke omschrijving van „clock skew” in een synchroon circuit is juist?

  1. ADe klokfrequentie schommelt in de tijd
  2. BHet verschil in aankomsttijd van het kloksignaal per flip-flop
  3. CDe spanning van het kloksignaal wordt hoger dan de voedingsspanning
Antwoord en toelichting tonen

Antwoord: B. Het verschil in aankomsttijd van het kloksignaal per flip-flop

Clock skew is het verschil waarmee dezelfde klok door verschillen in bedradingslengte en belasting op verschillende tijdstippen bij flip-flops aankomt. Als de klok aan de ontvangende kant later is, is dat gunstig voor setup maar ongunstig voor hold, en omgekeerd. De klokboom die de hele chip bereikt, wordt ontworpen met CTS (clock tree synthesis), en door buffers te plaatsen en bedradingslengtes gelijk te maken wordt de skew tot enkele tientallen ps beperkt. Schommeling van de periode in de tijd is jitter.

Wat is het belangrijkste doel van klokboomsynthese (CTS) in de place-and-routefase?

  1. ADe variatie in de tijd waarmee het kloksignaal elke flipflop bereikt (skew) verkleinen
  2. BDe voedingsspanning verhogen
  3. COntwerpregelovertredingen van de layout corrigeren
Antwoord en toelichting tonen

Antwoord: A. De variatie in de tijd waarmee het kloksignaal elke flipflop bereikt (skew) verkleinen

Als het tijdstip waarop de klok miljoenen flipflops in de chip bereikt, uiteenloopt, leidt dat tot timingovertredingen. CTS verdeelt de klok door buffers als een boom te plaatsen en verkleint de variatie (skew) in aankomsttijd bij elke flipflop. Omdat de klok voortdurend schakelt, kan de klokboom een groot deel van het vermogensverbruik van de chip uitmaken. Het doel is een ander dan het corrigeren van voedingsspanning of DRC-overtredingen.

  1. Waarom vormt jitter (tijdsvariatie) van de sampleklok een probleem bij de AD-conversie van signalen met hoge frequentie?
  2. Wat is de belangrijkste reden dat kristaloscillatoren veel worden gebruikt als klokbron van klokken en microcontrollers?

Oefenvragen over Analoge en elektronische schakelingen

Belangrijke termen uitgelegd

PLL (phase-locked loop)
Schakeling die het faseverschil met een referentieklok detecteert en een oscillator bijstuurt, zodat een klok met een frequentie die een (bijvoorbeeld geheel) veelvoud is van de referentie, wordt gegenereerd. Wordt gebruikt voor klokgeneratie van CPU's en frequentiesynthese in draadloze systemen.
Jitter
Kleine tijdelijke afwijking van de timing van klok- of signaalflanken ten opzichte van het ideale moment. Bij het bemonsteren van signalen met hoge frequentie veroorzaakt zelfs weinig jitter een grote spanningsfout.
Clockskew
Verschil in aankomsttijd van hetzelfde kloksignaal bij verschillende flipflops. Het verandert de marge voor setup en hold en wordt daarom met clocktreesynthese klein gehouden.
Fasemarge (phase margin)
Marge tot een faseverschuiving van 180° bij de frequentie waarop de lusversterking van de negatief teruggekoppelde lus 1 (0 dB) wordt. Is die klein, dan wordt de respons oscillerend; bij 0 of minder treedt oscillatie op. Als richtlijn geldt doorgaans 45 tot 60° of meer.

Verwante vergelijkingen