PLL과 DLL의 차이점 정리
둘 다 기준 클록과의 위상 차이를 검출하고 그것이 0이 되도록 피드백으로 제어하는 회로이지만, 움직이는 대상이 다릅니다. PLL은 전압 제어 발진기(VCO)의 주파수를 움직여 스스로 발진한 클록을 기준에 맞추므로, 분주기와 조합해 기준의 몇 배나 되는 주파수를 만들 수 있습니다. DLL은 입력 클록 자체를 지연선에 통과시키고 그 지연을 조정해 위상을 맞출 뿐이므로 주파수는 바꿀 수 없지만, 지터가 누적되지 않고 루프도 안정적이라 설계하기 쉽다는 장점이 있습니다.
| 비교 항목 | PLL | DLL |
|---|---|---|
| 이름 | Phase-Locked Loop(위상 고정 루프) | Delay-Locked Loop(지연 고정 루프) |
| 제어 대상 | VCO의 주파수(위상은 주파수를 적분한 것) | 지연선의 지연량 |
| 주요 구성 | 위상 주파수 검출기, 차지 펌프, 루프 필터, VCO, 귀환 분주기 | 위상 검출기, 차지 펌프, 루프 필터(커패시터), 전압 제어 지연선 |
| 출력 클록 | VCO가 스스로 발진한 클록 | 입력 클록을 지연시킨 것 |
| 주파수 체배 | 가능. 귀환에 1/N 분주기를 넣으면 기준의 N배(분수배 방식도 있음) | 기본적으로 불가. 출력은 입력과 같은 주파수(다상 출력을 조합해 체배하는 방식도 있음) |
| 지터 | VCO의 흔들림이 주기마다 누적되며, 루프 대역보다 낮은 성분만 보정됩니다. 기준의 지터는 대역보다 높은 성분이 제거됩니다 | 지연선은 지터를 누적하지 않습니다. 입력의 지터는 거의 그대로 출력에 전달됩니다 |
| 루프 안정성 | VCO가 적분 작용을 하므로 2차 이상의 루프가 되어, 위상 여유를 보며 루프 필터를 설계해야 합니다 | 지연선은 적분 작용이 없으므로 1차 루프로 만들 수 있어 안정적이고 설계하기 쉽습니다 |
| 록 | 넓은 주파수 범위에서 록할 수 있지만 록까지의 시간은 긴 편 | 빠르게 록할 수 있지만 지연 범위가 제한되며, 1주기 어긋난 위치에 록하는 오록(false lock)에 주의가 필요합니다 |
| 주요 용도 | 수정 기준에서 높은 주파수의 클록 생성, 무선 주파수 합성기, SerDes 클록과 클록 데이터 복원(CDR) | DDR DRAM의 출력과 클록의 타이밍 맞춤, 클록 디스큐, 다상 클록 생성 |
수치는 대략적인 자릿수 기준이며, 공정 세대와 제품에 따라 달라져요.