LSI-Entwurfsablauf und EDA

Was ist das Hauptziel der Taktbaumsynthese (CTS) beim Place and Route?

  1. ADie Streuung der Zeit (Skew), bis das Taktsignal die einzelnen Flipflops erreicht, zu verringern
  2. BDie Versorgungsspannung zu erhöhen
  3. CEntwurfsregelverletzungen des Layouts zu beheben
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Antwort: A. Die Streuung der Zeit (Skew), bis das Taktsignal die einzelnen Flipflops erreicht, zu verringern

Streut der Zeitpunkt, zu dem der Takt die Millionen Flipflops im Chip erreicht, entstehen Timing-Verletzungen. Bei CTS werden Puffer baumartig angeordnet, um den Takt zu verteilen und die Streuung (Skew) der Ankunftszeiten an den einzelnen Flipflops zu verringern. Da der Takt ständig schaltet, kann der Taktbaum einen großen Teil der Leistungsaufnahme des Chips ausmachen. Versorgungsspannung und Behebung von DRC-Verletzungen sind andere Ziele.

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