PLL 與 DLL 的差異：控制對象、倍頻、抖動、穩定性、用途比較
兩者都會偵測與參考時脈之間的相位差，並以回授控制使其歸零，但調整的對象不同。PLL 調整壓控振盪器（VCO）的頻率，讓自己振盪產生的時脈對齊參考時脈，因此與除頻器搭配，就能產生參考頻率數倍的頻率。DLL 則讓輸入時脈本身通過延遲線，只調整其延遲來對齊相位，因此無法改變頻率，但具有抖動不會累積、迴路穩定且容易設計的特點。
| 項目 | PLL | DLL |
|---|---|---|
| 名稱 | Phase-Locked Loop（鎖相迴路） | Delay-Locked Loop（延遲鎖定迴路） |
| 控制對象 | VCO 的頻率（相位是頻率的積分） | 延遲線的延遲量 |
| 主要構成 | 相位頻率偵測器、電荷泵、迴路濾波器、VCO、回授除頻器 | 相位偵測器、電荷泵、迴路濾波器（電容）、壓控延遲線 |
| 輸出時脈 | VCO 自己振盪產生的時脈 | 將輸入時脈延遲後的時脈 |
| 倍頻 | 可以。在回授中加入 1/N 除頻器即可得到參考的 N 倍（也有小數倍的方式） | 基本上不行。輸出與輸入頻率相同（也有組合多相輸出來倍頻的方式） |
| 抖動 | VCO 的擾動會逐週期累積，只有低於迴路頻寬的成分會被修正。參考時脈的抖動中，高於頻寬的成分會被濾除 | 延遲線不會累積抖動。輸入的抖動幾乎直接傳到輸出 |
| 迴路穩定性 | VCO 具有積分作用，迴路為 2 階以上，需考量相位裕度來設計迴路濾波器 | 延遲線不具積分作用，迴路可做成 1 階，穩定且容易設計 |
| 鎖定 | 可在寬廣的頻率範圍內鎖定，但鎖定所需時間較長 | 能快速鎖定，但延遲範圍有限，需注意鎖定在偏移 1 個週期之位置的錯誤鎖定 |
| 主要用途 | 由石英振盪器的參考產生高頻時脈、無線通訊的頻率合成器、SerDes 的時脈與時脈資料回復（CDR） | DDR DRAM 輸出與時脈的時序對齊、時脈去偏斜、多相時脈的產生 |
數值為具代表性的大致參考值，會因世代或產品而異。