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타이밍 분석과 CDC

클럭과 인에이블 신호의 2입력 AND 게이트로 클럭을 멈추는 회로에서, STA의 클럭 게이팅 체크가 확인하는 내용으로 올바른 것은?

  1. A인에이블 신호가 클럭의 상승 에지와 동시에 변화하고 있을 것
  2. B인에이블 신호가 클럭이 1인 기간에만 변화하고 있을 것
  3. C인에이블 신호가 클럭이 1인 기간에 변화하지 않고, 클럭이 0인 동안 변화를 마치고 있을 것
정답과 해설 보기

정답: C. 인에이블 신호가 클럭이 1인 기간에 변화하지 않고, 클럭이 0인 동안 변화를 마치고 있을 것

AND 게이트에서는 클럭이 1인 동안 인에이블이 바뀌면 출력 클럭이 도중에 끊기거나 짧은 펄스(글리치)가 나옵니다. 그래서 STA는 인에이블이 클럭의 상승보다 앞서 안정될 것(게이팅 셋업)과 하강 이후까지 유지될 것(게이팅 홀드)을 확인합니다. 주기 2.0 ns, 듀티비 50%라면 인에이블의 변화는 하강부터 다음 상승까지의 1.0 ns 사이에 들어가야 합니다. 래치를 내장한 클럭 게이팅 셀을 사용하면 만족하기 쉬워집니다.

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타이밍 분석과 CDC의 다른 문제

  1. 주기 2.0 ns인 클럭에서 입력 단자에 set_input_delay 0.6 ns가 설정되어 있습니다. 내부 플립플롭의 셋업 타임이 0.1 ns이고 클럭의 지연과 스큐를 무시하면, 입력 단자에서 플립플롭까지의 칩 내부 경로에 허용되는 최대 지연은 얼마입니까?
  2. set_output_delay에 지정하는 값이 나타내는 것으로 올바른 것은?
  3. 주기 2.5 ns(400 MHz)인 클럭에서 출력 단자에 set_output_delay 0.8 ns가 설정되어 있습니다. 출력 단자를 구동하는 플립플롭의 클럭→출력 지연이 0.2 ns일 때, 플립플롭에서 출력 단자까지의 조합 회로와 배선에 허용되는 최대 지연은 얼마입니까(클럭의 지연은 무시합니다)?
  4. 주기 1.0 ns인 클럭으로 플립플롭 A→B→C로 연결되는 경로가 있습니다. A→B는 클럭→출력 지연과 셋업 타임을 포함해 1.2 ns가 필요하고, B→C는 0.8 ns면 충분합니다. 스큐를 의도적으로 이용해 양쪽의 셋업을 만족하려면 B의 클럭을 어떻게 하면 됩니까(A와 C의 클럭은 동시에 도착하는 것으로 합니다)?
  5. 클럭을 분주 회로로 2분주하여 다른 회로에 사용하는 경우, SDC에서의 처리로 올바른 것은?