在週期 2.5 ns（400 MHz）的時脈下，輸出端子設定了 set_output_delay 0.8 ns。驅動輸出端子之正反器的時脈→輸出延遲為 0.2 ns 時，從正反器到輸出端子的組合電路與繞線容許的最大延遲是多少（忽略時脈的延遲）？

正確答案：A. 1.5 ns

輸出延遲 0.8 ns 是在晶片外部使用的時間，因此晶片內部可用的是 2.5 − 0.8 = 1.7 ns。再減去正反器的時脈→輸出延遲 0.2 ns 後的 1.5 ns，就是組合電路與繞線容許的延遲。2.3 ns 是未考慮輸出延遲所算出的值，1.7 ns 是忘了減去時脈→輸出延遲的值。若在輸出端子正前方放置正反器，直接從暫存器輸出，內部延遲會小且穩定，較容易滿足限制。