타이밍 분석과 CDC

주기 2.0 ns, 듀티비 50%인 클럭으로 상승 에지에서 송신하고 하강 에지에서 캡처하는 경로가 있습니다. 셋업 타임을 0.1 ns, 스큐를 0으로 하면 클럭→출력 지연과 조합 회로 지연의 합으로 허용되는 최댓값은 얼마입니까?

  1. A1.9 ns
  2. B1.0 ns
  3. C0.9 ns
정답과 해설 보기

정답: C. 0.9 ns

상승에서 송신하고 하강에서 받는 경로는 하프 사이클 패스라고 부릅니다. 캡처 에지가 송신으로부터 반주기인 1.0 ns 후에 오므로 허용되는 지연은 1.0 − 0.1 = 0.9 ns입니다. 1.9 ns는 1주기를 통째로 쓸 수 있다고 생각한 값, 1.0 ns는 셋업 타임을 빼는 것을 잊은 값입니다. 하프 사이클 패스는 셋업에는 엄격한 반면, 홀드는 반주기 앞의 하강 에지와의 사이에서 확인하므로 홀드에는 큰 여유가 생깁니다.

이 분야 연습하기 분야로 돌아가기

타이밍 분석과 CDC의 다른 문제

  1. 주기 2.0 ns인 클럭으로, 시각 0의 상승 에지에서 데이터를 내보내는 플립플롭으로부터 시각 1.0 ns에 열리고(투과 상태가 되고) 시각 2.0 ns에 닫히는 래치로 가는 경로가 있습니다. 데이터가 래치에 시각 1.4 ns에 도착했을 때 이 래치에서 빌린 시간(타임 보로잉)은 얼마입니까?
  2. 클럭과 인에이블 신호의 2입력 AND 게이트로 클럭을 멈추는 회로에서, STA의 클럭 게이팅 체크가 확인하는 내용으로 올바른 것은?
  3. 주기 2.0 ns인 클럭에서 입력 단자에 set_input_delay 0.6 ns가 설정되어 있습니다. 내부 플립플롭의 셋업 타임이 0.1 ns이고 클럭의 지연과 스큐를 무시하면, 입력 단자에서 플립플롭까지의 칩 내부 경로에 허용되는 최대 지연은 얼마입니까?
  4. set_output_delay에 지정하는 값이 나타내는 것으로 올바른 것은?
  5. 주기 2.5 ns(400 MHz)인 클럭에서 출력 단자에 set_output_delay 0.8 ns가 설정되어 있습니다. 출력 단자를 구동하는 플립플롭의 클럭→출력 지연이 0.2 ns일 때, 플립플롭에서 출력 단자까지의 조합 회로와 배선에 허용되는 최대 지연은 얼마입니까(클럭의 지연은 무시합니다)?