Nederlands
Menu

Timinganalyse en CDC

Met een klok met een periode van 2,0 ns en een duty cycle van 50% is er een pad dat op de stijgende flank verzendt en op de dalende flank overneemt. Wat is bij een setuptijd van 0,1 ns en een skew van 0 de maximaal toegestane som van de clock-to-output-vertraging en de vertraging van de combinatorische logica?

  1. A1,9 ns
  2. B1,0 ns
  3. C0,9 ns
Antwoord en toelichting tonen

Antwoord: C. 0,9 ns

Een pad dat op de stijgende flank verzendt en op de dalende flank ontvangt, heet een halvecycluspad (half-cycle path). De capture-flank komt een halve periode, 1,0 ns, na het verzenden, dus de toegestane vertraging is 1,0 − 0,1 = 0,9 ns. 1,9 ns is de waarde waarbij een volle periode beschikbaar wordt geacht, 1,0 ns de waarde waarbij vergeten is de setuptijd af te trekken. Een halvecycluspad is streng voor setup, maar hold wordt gecontroleerd ten opzichte van de dalende flank een halve periode eerder, zodat er voor hold een grote marge ontstaat.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Met een klok met een periode van 2,0 ns is er een pad van een flip-flop die op de stijgende flank op tijdstip 0 data uitgeeft naar een latch die op tijdstip 1,0 ns opengaat (transparant wordt) en op tijdstip 2,0 ns sluit. Hoeveel tijd is in deze latch geleend (time borrowing) als de data op tijdstip 1,4 ns bij de latch aankomt?
  2. Wat controleert de clock-gating-check van STA juist in een schakeling die de klok stopt met een AND-poort met 2 ingangen voor de klok en een enable-signaal?
  3. Met een klok met een periode van 2,0 ns is op een ingangspin set_input_delay 0,6 ns ingesteld. Wat is de maximaal toegestane vertraging van het pad binnen de chip van de ingangspin tot de flip-flop als de setuptijd van de interne flip-flop 0,1 ns is en klokvertraging en skew worden genegeerd?
  4. Wat stelt de waarde die bij set_output_delay wordt opgegeven juist voor?
  5. Met een klok met een periode van 2,5 ns (400 MHz) is op een uitgangspin set_output_delay 0,8 ns ingesteld. Wat is de maximaal toegestane vertraging van de combinatorische logica en bedrading van de flip-flop tot de uitgangspin als de clock-to-output-vertraging van de flip-flop die de uitgangspin aanstuurt 0,2 ns is (klokvertraging wordt genegeerd)?