LSI設計流程與EDA
在使用SystemVerilog的驗證中，用來建構容易重複使用之測試環境（測試平台，testbench）的標準方法論為下列何者？
- AOPC
- BCMP
- CUVM（Universal Verification Methodology）
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正確答案：C. UVM（Universal Verification Methodology）
UVM是用SystemVerilog將測試平台建構為零件（提供輸入的驅動器、監視輸出的監視器、與期望值比對的計分板等）組合的標準方法論與類別庫。零件可重複用於其他設計的驗證，也容易內建帶限制的隨機輸入產生與覆蓋率的收集。已標準化為IEEE 1800.2。OPC與CMP是製造的技術。
- A. OPC是曝光時光學鄰近效應的修正。
- B. CMP是化學機械研磨。
- C. 正確。這是用來建構測試平台的標準方法論。