什麼是測試平台（Testbench）

對待驗證電路給予輸入，並確認輸出是否正確的模擬用描述。因為不做邏輯合成，所以可自由使用延遲與顯示指令等。

日文名稱: テストベンチ

「測試平台（Testbench）」出現在2領域的8道練習題中（硬體描述語言與驗證, LSI設計流程與EDA等）。

這個名詞所屬的領域: 硬體描述語言與驗證

練習測試平台（Testbench）的題目

在使用SystemVerilog的驗證中，用來建構容易重複使用之測試環境（測試平台，testbench）的標準方法論為下列何者？

  1. AOPC
  2. BCMP
  3. CUVM（Universal Verification Methodology）
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正確答案：C. UVM（Universal Verification Methodology）

UVM是用SystemVerilog將測試平台建構為零件（提供輸入的驅動器、監視輸出的監視器、與期望值比對的計分板等）組合的標準方法論與類別庫。零件可重複用於其他設計的驗證，也容易內建帶限制的隨機輸入產生與覆蓋率的收集。已標準化為IEEE 1800.2。OPC與CMP是製造的技術。

關於HDL驗證中所使用的測試平台（testbench）的說明，下列何者正確？

  1. A用來製造電路的工廠設備
  2. B對受驗證的電路給予輸入，並確認輸出是否正確的模擬用描述，不進行邏輯合成
  3. C用來測量電路耗電量的測量儀器
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正確答案：B. 對受驗證的電路給予輸入，並確認輸出是否正確的模擬用描述，不進行邏輯合成

測試平台是用來將受驗證的電路（DUT）實體化，產生並給予時脈、重置、輸入的訊號，並觀察輸出的HDL描述。由於不會成為電路，所以可以自由使用延遲指定、檔案讀寫、顯示指令等模擬用的功能。有時投入的心力與設計相當，甚至更多。

解析中的「測試平台（Testbench）」

出現「測試平台（Testbench）」的題目（8題）

  1. 在使用SystemVerilog的驗證中，用來建構容易重複使用之測試環境（測試平台，testbench）的標準方法論為下列何者？
  2. 關於HDL驗證中所使用的測試平台（testbench）的說明，下列何者正確？
  3. 測試平台上方的描述所產生的時脈週期是多少（時間單位為1 ns）？
  4. 在測試平台中，若在與時脈上升相同的時刻以阻塞賦值改變對電路的輸入，有時會發生問題。主要原因與對策的組合，下列何者正確？
  5. 自我檢查型測試平台的特徵，下列何者正確？
  6. 下列Verilog的描述中，在邏輯合成時不會成為電路而被忽略的（模擬用描述）是哪一個？
  7. 關於電路設計中進行的迴歸測試（regression test）的說明，下列何者正確？
  8. Verilog的等號運算子「==」與「===」的差異，下列何者正確？

相關名詞

SystemVerilog Verilog OPC(光學鄰近效應修正) CMP(化學機械研磨) PLL(鎖相迴路) 阻塞賦值（Blocking assignment） 正反器 非阻塞賦值（Nonblocking assignment） 邏輯合成 RTL(暫存器傳輸層級)

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