IC 설계 흐름과 EDA

SystemVerilog를 사용한 검증에서 재사용하기 쉬운 테스트 환경(테스트벤치)을 구성하기 위한 표준 방법론은 무엇인가?

  1. AOPC
  2. BCMP
  3. CUVM(Universal Verification Methodology)
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정답: C. UVM(Universal Verification Methodology)

UVM은 SystemVerilog로 테스트벤치를 부품(입력을 주는 드라이버, 출력을 감시하는 모니터, 기댓값과 비교하는 스코어보드 등)의 조합으로 구성하기 위한 표준 방법론이자 클래스 라이브러리입니다. 부품을 다른 설계의 검증에도 재사용할 수 있고, 제약 조건 기반 랜덤 입력 생성이나 커버리지 수집을 쉽게 포함할 수 있습니다. IEEE 1800.2로 표준화되어 있습니다. OPC와 CMP는 제조 기술입니다.

  • A. OPC는 노광의 광 근접 효과 보정입니다.
  • B. CMP는 화학 기계 연마입니다.
  • C. 맞습니다. 테스트벤치를 구성하기 위한 표준 방법론입니다.
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