Beschrijving voor simulatie die ingangen aan de te verifiëren schakeling geeft en controleert of de uitgangen kloppen. Wordt niet gesynthetiseerd, dus vertragingen en weergaveopdrachten kunnen vrij worden gebruikt.
Japanse benaming: テストベンチ
“Testbench” komt voor in 6 oefenvragen uit 2 onderwerpen, bijv. Hardwarebeschrijvingstalen en verificatie, LSI-ontwerpflow en EDA.
Vakgebied: Hardwarebeschrijvingstalen en verificatie
Een testbench is een HDL-module op het hoogste niveau, meestal zonder poorten, die het te testen ontwerp (design under test, DUT) instantieert en omringt met alles wat nodig is om het te beproeven. Hij genereert de klok, bijvoorbeeld always #5 clk = ~clk;, wat elke 5 tijdseenheden omschakelt en bij een tijdseenheid van 1 ns een periode van 10 ns geeft, past de reset toe, stuurt ingangsstimulus aan en observeert de uitgangen. Hij kan ook testvectoren uit bestanden lezen, logs schrijven en golfvormen dumpen. De DUT is het synthetiseerbare ontwerp; de testbench bestaat alleen in simulatie.
Omdat een testbench nooit wordt gesynthetiseerd, kan hij mogelijkheden gebruiken die geen betekenis in hardware hebben. Vertragingsopdrachten zoals #10 laten de simulatietijd verstrijken, $display en bestands-I/O drukken waarden af of leggen ze vast, en de case-equality-operator === vergelijkt X- en Z-bits letterlijk, waardoor een test kan detecteren dat een uitgang onbekend is geworden. Synthese negeert of weigert deze constructies, dus ze moeten buiten de RTL blijven. Als ze in de ontwerpcode terechtkomen, kunnen het gedrag in simulatie en in hardware uiteenlopen op manieren die moeilijk te debuggen zijn.
Een veelvoorkomende testbenchbug is een ingang van de DUT veranderen met een blocking toewijzing op precies dezelfde simulatietijd als de stijgende klokflank. Of de flipflops van de DUT dan de oude of de nieuwe waarde bemonsteren, hangt af van de volgorde waarin de simulator gebeurtenissen uitvoert: een race waarvan het resultaat zelfs per simulator kan verschillen. Veiliger is het om ingangen op de tegenovergestelde klokflank of kort na de actieve flank aan te sturen, non-blocking toewijzingen te gebruiken of SystemVerilog-clocking blocks te gebruiken, die de bemonsterings- en aanstuurmomenten expliciet vastleggen.
Voor een klein blok kan het met het oog bekijken van golfvormen volstaan, maar dat schaalt niet. Een zelfcontrolerende (self-checking) testbench berekent of zoekt voor elke invoer het verwachte resultaat op, vaak met een referentiemodel, vergelijkt het automatisch met de uitgang van de DUT en meldt afwijkingen als fouten. Duizenden tests kunnen dan zonder toezicht draaien, bijvoorbeeld 's nachts als regressie. Grotere projecten bouwen hierop voort met constrained random stimulus, scoreboards en het verzamelen van coverage, en de verificatie-inspanning is vaak even groot als of groter dan de ontwerpinspanning.
Antwoord: C. UVM (Universal Verification Methodology)
UVM is een standaardmethodiek met een klassenbibliotheek waarmee in SystemVerilog een testbench wordt opgebouwd uit onderdelen, zoals een driver die ingangen aanstuurt, een monitor die uitgangen bewaakt en een scoreboard dat met verwachte waarden vergelijkt. De onderdelen kunnen ook voor de verificatie van andere ontwerpen worden hergebruikt, en het genereren van invoer met beperkte willekeur en het verzamelen van coverage zijn gemakkelijk in te bouwen. Het is gestandaardiseerd als IEEE 1800.2. OPC en CMP zijn productietechnieken.
Antwoord: B. Een beschrijving voor simulatie die ingangen aan de te verifiëren schakeling geeft en controleert of de uitgangen juist zijn, en niet logisch wordt gesynthetiseerd
Een testbench is een HDL-beschrijving die de te verifiëren schakeling (DUT) instantieert, klok, reset en ingangssignalen maakt en aanlegt, en de uitgangen waarneemt. Omdat er geen schakeling van wordt gemaakt, kunnen simulatiefuncties zoals vertragingsspecificaties, het lezen en schrijven van bestanden en weergaveopdrachten vrij worden gebruikt. Er wordt soms net zoveel of meer moeite in gestoken als in het ontwerp.
Nee. Een testbench wordt alleen voor simulatie geschreven, dus hij gebruikt vrij vertragingen, weergaveopdrachten, bestands-I/O en andere constructies die geen hardware kunnen worden.
DUT staat voor design under test: de synthetiseerbare module die de testbench instantieert, met stimulus aanstuurt en controleert.
De operator == geeft X terug als een van beide operanden X- of Z-bits bevat, net als een hardwarecomparator. De operator === vergelijkt X en Z letterlijk en geeft altijd 0 of 1 terug, dus testbenches gebruiken hem om onbekende uitgangen te detecteren.
UVM is een standaardmethodiek met een klassenbibliotheek waarmee in SystemVerilog een testbench wordt opgebouwd uit onderdelen, zoals een driver die ingangen aanstuurt, een monitor die uitgangen bewaakt en een scoreboard dat met verwachte waarden vergelijkt.
Welke standaardmethodiek wordt bij verificatie met SystemVe…Een testbench is een HDL-beschrijving die de te verifiëren schakeling (DUT) instantieert, klok, reset en ingangssignalen maakt en aanlegt, en de uitgangen waarneemt.
Welke uitspraak over de testbench die bij HDL-verificatie w…Als op hetzelfde tijdstip de bewerking waarmee de testbench de ingangen herschrijft en de bewerking waarmee de flipflops van de schakeling de ingangen overnemen plaatsvinden, kan de overgenomen waarde de oude of de nieuwe waarde zijn, afhankelijk van welke de simulator als eerste uitvoert.
Als in een testbench de ingangen van de schakeling met blok…Een zelfcontrolerende testbench berekent per ingang de verwachte uitgang of heeft die in een tabel, vergelijkt automatisch met de uitgang van de schakeling en meldt een afwijking als fout.
Welke uitspraak over de kenmerken van een zelfcontrolerende…=== heet case-gelijkheid en vergelijkt letterlijk X met X en Z met Z, en kan in een testbench worden gebruikt om te controleren of de uitgang niet X is geworden.
Welke uitspraak over het verschil tussen de gelijkheidsoper…SystemVerilog OPC (optical proximity correction) CMP Hardwarebeschrijvingstaal (HDL) Numerieke apertuur (NA) PLL (phase-locked loop) Verilog Comparator Asynchrone reset Blocking assignment