Taal die Verilog uitbreidt. Heeft ontwerpmogelijkheden zoals het type logic en always_ff en always_comb, en verificatiemogelijkheden zoals klassen, constrained random en assertions.
Japanse benaming: SystemVerilog
“SystemVerilog” komt voor in 10 oefenvragen uit 2 onderwerpen, bijv. Hardwarebeschrijvingstalen en verificatie, LSI-ontwerpflow en EDA.
Vakgebied: Hardwarebeschrijvingstalen en verificatie
Antwoord: C. UVM (Universal Verification Methodology)
UVM is een standaardmethodiek met een klassenbibliotheek waarmee in SystemVerilog een testbench wordt opgebouwd uit onderdelen, zoals een driver die ingangen aanstuurt, een monitor die uitgangen bewaakt en een scoreboard dat met verwachte waarden vergelijkt. De onderdelen kunnen ook voor de verificatie van andere ontwerpen worden hergebruikt, en het genereren van invoer met beperkte willekeur en het verzamelen van coverage zijn gemakkelijk in te bouwen. Het is gestandaardiseerd als IEEE 1800.2. OPC en CMP zijn productietechnieken.
Antwoord: A. Ingangswaarden worden willekeurig gemaakt binnen het bereik en de combinatievoorwaarden (beperkingen) die de specificatie toestaat, zodat breed wordt getest, ook geval die een mens niet bedenkt
Met alleen door mensen bedachte tests (gerichte tests) worden gemakkelijk defecten in combinaties gemist die de ontwerper niet had voorzien. Bij constrained-random-verificatie worden beperkingen geschreven zoals 'het adres is een veelvoud van 4' of 'de lengte is 1 tot 256', en worden daarbinnen willekeurig ingangen gemaakt, zodat met alleen zinvolle ingangen veel gevallen worden uitgeprobeerd. Welke gevallen zijn getest wordt met coverage gemeten, en wat ontbreekt wordt aangevuld door beperkingen te wijzigen of met gerichte tests.
UVM is een standaardmethodiek met een klassenbibliotheek waarmee in SystemVerilog een testbench wordt opgebouwd uit onderdelen, zoals een driver die ingangen aanstuurt, een monitor die uitgangen bewaakt en een scoreboard dat met verwachte waarden vergelijkt.
Welke standaardmethodiek wordt bij verificatie met SystemVe…Het logic-type van SystemVerilog kan op beide manieren worden toegekend, dus in veel gevallen volstaat alleen dit.
Welk voordeel van het logic-type van SystemVerilog is juist?Bij RTL-ontwerp wordt in hardwarebeschrijvingstalen zoals Verilog HDL (en de uitbreiding SystemVerilog) en VHDL beschreven hoe gegevens per klokcyclus tussen registers stromen.
Welke hardwarebeschrijvingstaal wordt vooral gebruikt bij R…De beschrijving gebeurt met onder meer SystemVerilog Assertions (SVA).
Welke methode beschrijft eigenschappen waaraan het ontwerp …In SystemVerilog kunnen beide met het logic-type worden geschreven.
Welke uitspraak over het verschil tussen het wire-type en h…Verilog Combinatorische schakeling Testbench Flipflop OPC (optical proximity correction) CMP Constrained-random-verificatie Hardwarebeschrijvingstaal (HDL) RTL (register transfer level) Dicing